Với: W C E R ox n c SX 1 1 1 (4.3-3) Hiện tƣợng vận tốc bão hòa này làm cho quan hệ I-V của MOS khơng cịn là quan hệ hàm bậc hai nữa mà ở giữa bậc nhất và bậc hai.
- Giảm trở kháng ra:
Transistor với độ dài kênh ngắn cũng trải qua sự giảm trở kháng ra do sự thay đổi của vùng nghèo gần drain ( Nó ảnh hƣởng đến chiều dài kênh hiệu dụng, làm chiều dài hiệu dụng của kênh giảm), dẫn tới dòng ID tăng. Hơn nữa một hiện tƣợng đƣợc gọi là sự giảm hàng rào cảm ứng drain (drain – induced barrier lowering, DIBL) làm giảm điện áp ngƣỡng của MOS khi VDS tăng, vì thế càng làm giảm trở kháng ra của MOS kênh ngắn.
- Các hạt dẫn nóng (hot carriers):
Hạt dẫn nóng là các hạt dẫn có vận tốc lớn. Chúng có thể gây ra các hiệu ứng có hại nhƣ là tạo ra các cặp điện tử - lỗ trống do sự iơn hóa do va chạm (impact
Hình 4.3-2 Dịng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trống được tạo bởi sự iơn hóa do va chạm ở đầu cuối drain của kênh
Hiệu ứng này có thể đƣợc mơ hình bằng một trở kháng giữa drain và ground có giá trị hữu hạn. Hiệu ứng này là một trong những yếu tố giới hạn chính trong các thiết kế nguồn dịng nối tầng có trở kháng ra cao. Ngồi ra, dịng chảy từ drain tới đế có thể gây sụt áp trên đế và có thể gây ra latch-up.
Một hiệu ứng hạt dẫn nóng khác xảy ra khi các điện tử có đƣợc năng lƣợng đủ lớn để chúng có thể đi vào trong lớp ơxít mỏng ở cực gate theo cơ chế đƣờng ngầm (tunnel), và có thể đi qua lớp ơxít này. Vì vậy hiệu ứng này có thể gây ra dịng điện một chiều đi qua gate. Tuy nhiên một tác động nguy hại hơn là bất kì điện tích nào bị "bẫy" trong lớp ơxít cực gate sẽ dịch mức điện áp ngƣỡng của transistor. Vì vậy các hạt dẫn nóng là một trong những yếu tố chính giới hạn độ tin cậy thơi gian dài (long-term reliability) của transistor MOS.
Hiệu ứng hạt dẫn nóng thứ ba xảy ra khi các điện tử với năng lƣợng đủ cao có thể đánh xuyên (punch through) từ source tới drain. Kết quả là những điện tử này khơng cịn bị giới hạn bởi phƣơng trình cuốn (drift equation) (phƣơng trình chi phối điều kiện dẫn điện thông thƣờng dọc theo kênh). Chiều dài kênh dẫn lúc này bằng khơng, vì thế dịng điện chảy qua transistor khơng bị giới hạn. Hiệu ứng này là một nguyên nhân nữa làm giảm trở kháng ra và có thể làm transistor bị đánh thủng (breakdown).
4.3.2 Hoạt động subthreshold:
Tất cả các phƣơng trình của transistor MOS ở các phần trƣớc đều dựa trên giả thiết là Veff lớn hơn khoảng 100mV và transistor hoạt động ở trạng thái đảo mạnh (strong inversion). Khi các điều kiện trên khơng đúng nữa thì mối quan hệ bậc hai của đặc tuyến I-V khơng cịn chính xác. Nếu Veff < -100mV thì transistor sẽ ở trạng thái đảo yếu (weak inversion) và đƣợc cho là hoạt động ở vùng subthreshold. Trong vùng này, transistor đƣợc mơ hình bằng mối quan hệ hàm mũ giữa điện áp điều khiển và dòng điện, tƣơng tự nhƣ ở transistor lƣỡng cực. Cụ thể, trong vùng subthreshold, dòng drain đƣợc xấp xỉ theo phƣơng trình sau:
) / ( 0 nkT qV D D GS e L W I I (4.3-4) Trong đó: 5 , 1 Cox Cdepi Cox n (4.3-5) Và giả sử VS=0V, VDS>75mV. Hằng số ID0 20nA.
Mặc dù các transistor có mối quan hệ hàm mũ trong vùng này, nhƣng hỗ dẫn truyền đạt (transconductance, gm) vẫn nhỏ vì dịng phân cực nhỏ, và transistor sẽ chậm bởi vì dịng điện nạp và phóng qua tụ nhỏ. Hơn nữa, matching giữa các transistor khơng tốt vì nó phụ thuộc mạnh vào sự matching điện áp ngƣỡng của transistor. Thông thƣờng, các transistor không hoạt động trong vùng subthreshold, ngoại trừ trong các ứng dụng tần số và công suất cực thấp.
(RL)=10kΩ, nhiệt độ -40 ÷ 105oC )
Thông số Giá trị Đơn
vị Điều kiện/ Nhận xét
STATIC PERFORMANCE:
Resolution 8 Bits
Relative Accuracy ±1 (max) LSB Code range of 15 to 245 Differential Nonlinearity ±1 (max) LSB Guaranteed Monotonic
Zero-Code Error 3 (typ) LSB All Zeros Loaded to DAC Register Full-Scale Error -0,75 (typ) LSB All Ones Loaded to DAC Register Gain Error ±1 (typ) %FSR
DAC REFERENCE INPUT:
REFIN Input Range 1 ÷ VDD/2 V OUTPUT CHARACTERISTICS:
Output Voltage Range 0 ÷ VDD V Output Voltage Settling Time 2 (max) μs Slew Rate 7,5 (typ) V/μs Digital-to-Analog Glitch Impulse 1 (typ) nV-s LOGIC INPUTS:
VINL, Input Low Voltage 0,8 (max) V VDD=+5V VINL, Input Low Voltage 0,6 (max) V VDD=+3V VINH, Input High Voltage 2,4 (min) V VDD=+5V VINH, Input High Voltage 2,1 (min) V VDD=+3V POWER REQUIREMENTS:
VDD 2,7 to 5,5 V
IDD (Normal mode) DAC Active and Excluding Load Current
VDD=3,3V 1,55 (max) mA VIH=VDD and VIL=GND VDD=5,5V 2,35 (max) mA VIH=VDD and VIL=GND IDD (Power-Down) 1 (max) μA
CÁC ĐẶC TÍNH ĐỊNH THỜI (VDD=+2,7V to +5,5V)
Thơng số Giá trị Đơn vị Ý nghĩa
t1 t2 t3 t4 t5 t6 0 (min) 0 (min) 20 (min) 15 (min) 5 (min) 20 (min) ns ns ns ns ns ns
Chip Select to Write Setup Time Chip Select to Write Hold Time Write Pulse Width
Data Setup Time Data Hold Time
nCLR Pulse Width
Bảng 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tương tự
Chú thích:
typ: Giá trị điển hình (typical) min: Giá trị nhỏ nhất (minimum) max: Giá trị lớn nhất (maximum)
FSR: Điện áp toàn thang (Full Scale Range)