Quá trình sản xuất bán dẫn yêu cầu nhiều mask (photomask) khác nhau, mỗi mask tƣơng ứng với một lớp (layer) layout. Ngƣời thiết kế sử dụng phần mềm CAD (Computer Aided Design) để thiết kế các lớp layout này. Tuy nhiên ngƣời thiết kế không cần thiết phải tạo ra tất cả các lớp layout, bởi vì một số lớp layout đƣợc tạo một cách tự động bởi phần mềm CAD. Phần phụ lục này chỉ trình bày các lớp layout cần đƣợc tạo ra bởi ngƣời thiết kế (áp dụng cho cơng nghệ CMOS 0.6μm đƣợc trình bày trong luận văn này)
Hình B-1 Các mẫu vẽ thể hiện các lớp layout
- M1_TEXT: lớp cho phép ghi văn bản trên METAL1, nhận biết các đầu I/O là METAL1 khi check LVS (Layout versus Schematics), nó khơng phải là 1 layer có vai trị trong q trình sản xuất bán dẫn.
- DIFF (diffusion): lớp khuếch tán, đƣợc sử dụng để xác định vùng active (define active region). Lớp này kết hợp với lớp PPLUS để xác định vùng bán dẫn P+, kết hợp với lớp NPLUS để xác định vùng bán dẫn N+.
- MRES: định nghĩa cho link (có tên bắt đầu bằng XL trong sơ đồ mạch). Về mặt điện, link chỉ là dây dẫn điện.
- NPLUS: lớp định nghĩa cho vùng bán dẫn N+ .
- VI1: lớp VIA 1, đây là lớp kết nối lớp METAL1 và METAL2. - ME3O: lớp METAL3.
- HR (High Resistance): lớp định nghĩa cho điện trở poly trở kháng cao (điện trở RHP).
- ISOPW (Isolate pwell): lớp cách ly vùng PWELL-nmos với các vùng khác. - NMBURD: lớp định nghĩa cho vùng NMOS (define N-_Buried implant region) - PAD: lớp định nghĩa vùng PAD (define PAD region).
- TEXT: đây là lớp cho phép ghi văn bản để việc xem sơ đồ layout đƣợc dễ dàng hơn, nó khơng phải là 1 layer có vai trị trong q trình sản xuất bán dẫn.
- NWELL: lớp định nghĩa giếng NWELL (define N_Well implant region) cho vùng PMOS và cách ly cho NMOS.
- VIA2: lớp kết nối lớp METAL2 với lớp METAL3. - ME2O: lớp kết nối METAL2.
- M2_TEXT: lớp này đƣợc sử dụng để đặt tên pin I/O trên METAL2, dùng để check LVS, khơng phải là 1 layer có vai trị trong q trình sản xuất bán dẫn.