3.4 Layout mạch tích hợp
3.4.4 Layout tụ điện:
Các tụ điện có thể đƣợc tạo ra bằng nhiều cách khác nhau, phụ thuộc vào công nghệ và cả ứng dụng cụ thể. Chỉ có hai loại tụ điện đƣợc trình bày ở đây.
Layout tụ điện 2 lớp silíc đa tinh thể đƣợc minh họa ở hình 3.4-11(a). Chú ý rằng đƣờng ranh giới lớp silíc đa tinh thể thứ hai rơi hồn tồn vào trong đƣờng ranh giới của lớp silíc đa tinh thể đầu tiên (polysilicon gate) và contact bản cực trên đƣợc làm nằm giữa trung tâm của hình học silíc đa tinh thể thứ hai. Kĩ thuật này giảm thiểu dung kháng kí sinh bản cực trên, dung kháng kí sinh này làm xấu nếu lớp silíc đa tinh thể phía trên có, thay vì, đƣợc đi theo một đƣờng bên ngồi đƣờng ranh giới của gate silíc đa tinh thể và làm contact tới lớp kim loại (metal) ở một nơi khác.
Các cơng nghệ thuần túy số, nói chung khơng cung cấp các tụ điện 2 lớp silíc đa tinh thể. Vì thế, các tụ có độ chính xác cao nói chung đƣợc làm sử dụng nhiều lớp kim loại (metal). Nếu chỉ một lớp kim loại tồn tại, một tụ kim loại-silíc đa tinh thể có thể đƣợc tạo ra. Đối với các cơng nghệ nhiều lớp kim loại, lớp silíc đa tinh thể có thể vẫn cịn đƣợc sử dụng nhƣ một trong các lớp của tụ điện. Một vấn đề khi sử dụng lớp silíc đa tinh thể nhƣ một lớp của tụ trong trƣờng hợp này là dung kháng giữa lớp silíc đa tinh thể và đế (substrate) có thể đại diện cho một dung kháng kí sinh đáng kể so sánh đƣợc với tụ điện mong muốn. Nếu dung kháng kí sinh này từ việc sử dụng lớp silíc đa tinh thể khơng là một vấn đề, dung kháng trên đơn vị diện tích lớn hơn có thể đạt đƣợc với loại tụ điện này.
Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim loại
Một ví dụ về tụ điện 3 lớp kim loại đƣợc minh họa ở hình 3.4-11(b). Trong layout này, bản cực trên của tụ là lớp kim loại thứ hai (metal 2). Bản cực dƣới đƣợc tạo thành từ lớp kim loại thứ nhất (metal 1) và thứ ba (metal 3).
Giá trị của các tụ mạch tích hợp đƣợc xấp xỉ bằng biểu thức:
ox ox t A C
Trong đó ox là hằng số điện mơi của ơxít silíc (SiO2), lớp điện mơi của tụ, (xấp xỉ 3,45x10-15 pF/μm), tox là độ dày lớp ơxít và A là diện tích của tụ. Nhƣ vậy giá trị của tụ phụ thuộc vào diện tích A và độ dày lớp ơxít tox. Hơn nữa, có một dung kháng ven rìa (fringe), dung kháng này là hàm của chu vi của tụ. Vì thế, các lỗi trong độ chính xác tỉ số của hai tụ là kết quả từ một lỗi trong hoặc tỉ số diện tích hoặc độ dày lớp ơxít. Nếu lỗi đƣợc gây ra bởi một biến đổi tuyến tính đồng nhất (uniform linear variation) trong độ dày lớp ơxít, thì phƣơng pháp layout common-centriod có thể đƣợc sử dụng để loại bỏ các ảnh hƣởng của nó. Các lỗi liên quan đến diện tích là kết quả từ thực tể là khơng thể xác định chính xác kích thƣớc của tụ trên mạch tích hợp. Điều này là do có một dung sai gắn liền với q trình tạo mask, sự ăn mịn khơng đồng nhất vật liệu tạo nên các bản cực của tụ, và những giới hạn khác.
Chƣơng 4 - MƠ HÌNH THIẾT BỊ MOS