Hình 3.64 Kết quả kiểm tra DRC_INT
Hình 3.65 Kết quả kiểm tra LVS_INT
Hình Kết quả kiểm tra DRC Hình Kết quả kiểm tra LVS
Hình 3.68 Kết quả kiểm tra DRC_DP colored tapeout
Kết quả kiểm tra DRC còn một số lỗi mật độ tối thiểu của kim loại mức 1 và poly, những lỗi này sẽ được sửa ở thiết kế vật lý toàn mạch. Do đó nó có thể được bỏ qua ở mức thiết kế vật lý hiện tại.
3.6 Thiết kế vật lý toàn mạch
3.6.1 Phác thảo thiết kế vật lý
Gồm các Decap và 4 khối chính: khối phân cực, khối khuếch đại vi sai, khối tăng biên độ tín hiệu vào, khối điều khiển tín hiệu đầu ra.
Hình 3.69 Sơ đồ nguyên lý toàn mạch
Hình 3.70 Phác thảo toàn mạch
3.6.2 Đi dây
Các đường tín hiệu quan trọng: PAD
26um
Hình 3.71 PADN vs PADP Hình 3.72 PADN vs PADP
- PADN vs PADP được đi dây cân bằng và đối xứng. - PADN & PADP được che chắn bởi VSS.
Hình 3.73 Sơ đồ nguyên lý toàn mạch
Hình 3.74 Các đường tín hiệu: VCM vs VREF, Din
Hình 3.75 DIN Hình 3.76 VREF vs VCM
- DIN được đi dây ngắn nhất.
- VREF vs VCM giống nhau nhất có thể và đều được che chắn
Các đường tín hiệu quan trọng: INN vs INP
Hình 3.77 Sơ đồ nguyên lý toàn mạch
Hình 3.78 INN vs INP
- INN vs INP đi dây đối xứng gống nhau nhất có thể và đều được che chắn.
Hình 3.79 Đường nguồn/đất và Pin của các tín hiệu
- Tổng độ rộng đường kim loại nguồn và đất cân bằng nhau. - Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá. 3.6.3 Kết quả kiểm tra
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_INT LVS_INT ERC DRC tapeout
DRC_DP colored tapeout
LVS tapeout
BỎ QUA PASS PASS PASS PASS PASS