Trường hợp Phase Margin
TT 61
4.2.3.3 Transient Analysis
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle của tín hiệu trong mạch. Kết quả đo được như sau:
Hình 4.7 Đồ thị tín hiệu trong mạch ở TT (xanh), SS (tím), FF (đỏ)
Trường hợp Thông số Tín hiệu trise tfall tpHL tpLH DCD TT PADNPADP 12.2ps12.1ps 12.6ps12.6ps 16.6ps16.4ps 3.08ps2.96ps 50.90%50.90% Vod 15.2ps 14.8ps 9.46ps 10.8ps 50.30% SS PADNPADP 17.9ps17.8ps 14.8ps14.7ps 22.2ps22ps 3.1ps3.1ps 51.50%51.50% Vod 18.9ps 18.9ps 14.2ps 13.4ps 50.50% FF PADNPADP 11.4ps11.4ps 12.6ps12.7ps 13.4ps13.6ps 2.61ps2.49ps 50.60%50.60% Vod 13.7ps 13.5ps 6.38ps 9.49ps 50.30%
Bảng 4.8: Kết quả đo được bằng Transient Analysis
Nhận xét:
- Các tín hiệu trong mạch có thời gian sườn lên/xuống xấp xỉ nhau và duty cycle của tín hiệu xấp xỉ 50%.
- Vod có độ lớn 0.326mV ở TT, 0.25mV ở SS, 0.46mV ở FF. VCM sau khi bổ sung tụ thì đã ổn định.
4.3 Kết quả mô phỏng sau thiết kế vật lý
4.3.1 Khối phân cực
Trường
hợp Linhkiện Vùng Id Vgs Vds Vth Vdsat
TT N21 Sat 99.08u 432.7m 713.28m 432.4m 210.9m N22 Sat 100.5u 650.9m 650.9 429.4m 279.7m P18 Sat 99.08u 868.5m 868.5m 362.2m 375.2m P19 Sat 100.5u 868.5m 1.14V 362.19m 375.23 SS N21 Sat 66.87 66.88u 620.18m 485.27m 216m N22 Sat 67.37u 661.33m 661.33m 482.79m 273.6m P18 Sat 66.88u 828.16m 828.16m 438.19m 333.2m P19 Sat 67.37u 828.16m 958.66m 438.18m 333.2 FF N21 Sat 172.85u 339.6m 645.6m 338.3m 206m N22 Sat 175.6u 661.2m 661.2m 335m 300m P18 Sat 172.85u 1V 1V 258.2m 462m P19 Sat 175.6u 1V 1.3V 258.2m 462.4m
Bảng 4.9: Kết quả trước thiết kế vật lý khối phân cực
Trường
hợp Linhkiện Vùng Id Vgs Vds Vth Vdsat
SS N21 Sat 69.9u 491.9m 591.2m 485m 216m N22 Sat 69.8u 671.2m 667m 486m 276m P18 Sat 69.9u 833.5m 826.6m 434m 337m P19 Sat 69.8u 833.6m 927.2m 434.9m 337m FF N21 Sat 182u 343m 564.7m 339m 207m N22 Sat 182u 677m 667m 338m 306m P18 Sat 182u 1V 1V 255m 470m P19 Sat 182u 1V 1.2V 255m 471m
Bảng 4.10: Kết quả sau thiết kế vật lý khối phân cực
Nhận xét
- Tại trường hợp TT của sau thiết kế vật lý, dòng phân cực xấp xỉ 100µA.
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhánh xấp xỉ bằng nhau: Id N21 Id N22
=> Kết quả sau thiết kế vật lý, giá trị dòng điện chênh lệch giữa 2 nhánh N21 và N22 không đáng kể và gần như là bằng nhau (bằng nhau tại trường hợp FF).
4.3.2 Khối khuếch đại vi sai
Trường
hợp Linhkiện Vùng Id Vgs Vds Vth Vdsat
TT
N4 Bão hòa 100u 650.9m 552.4m 429m 279m N0 Bão hòa 50u 651.4m 551.4m 427m 285m N1 Bão hòa 50u 651.4m 551.4m 427m 285m P2 Bão hòa 50u 696m 696m 362m 319m P3 Bão hòa 50u 696m 696m 362m 319m
SS N4 Bão hòa 66.7u 661m 464m 483m 273m
N1 Bão hòa 33.2u 660m 581m 481m 277m P2 Bão hòa 33.5u 697m 697m 438m 291m P3 Bão hòa 33.2u 697m 574m 438m 291m
FF
N4 Bão hòa 175u 661m 624m 335m 300m N0 Bão hòa 89.5u 665m 602m 332m 310m N1 Bão hòa 85.5u 650m 842m 332m 305m P2 Bão hòa 89.5u 752m 752m 258m 379m P3 Bão hòa 85.5u 752m 513m 258m 379m
Bảng 4.11: Kết quả trước thiết kế vật lý khối khuếch đại vi sai
Trường
hợp Linhkiện Vùng Id Vgs Vds Vth Vdsat
TT
N4 Bão hòa 97.8u 657.8m 535.6m 434m 281m N0 Bão hòa 48.94u 657.8m 561.4m 430m 286m N1 Bão hòa 48.94u 657.8m 558.4m 430m 286m P2 Bão hòa 48.94u 686m 682m 358m 318m P3 Bão hòa 48.94u 686m 685m 358m 318m
SS
N4 Bão hòa 66u 668m 451m 488m 275m N0 Bão hòa 33u 667m 465m 485m 279 N1 Bão hòa 33u 667m 462m 485m 279m P2 Bão hòa 33u 692m 689m 434m 291m
N1 Bão hòa 83u 657m 620m 336m 308m P2 Bão hòa 83u 726m 719m 255m 372m P3 Bão hòa 83u 726m 722m 255m 372m
Bảng 4.12: Kết quả sau thiết kế vật lý khối khuếch đại vi sai
Nhận xét:
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhanh xấp xĩ bằng nhau: Id N0 = Id N1
- Trong cả 3 trường hợp, giá trị dòng điện Id N4 xấp xĩ bằng tổng giá trị dòng điện Id 2 nhánh tại N0 và N1
=> Kết quả của giá trị dòng điện giữa 2 nhánh N0 và N1 không có sự chênh lệch, tốt hơn so với trước thiết kế vật lý.
4.3.3 Khối tăng biên độ tín hiệu đầu vào
Trường hợp Thông số Tín hiệu trise tfall tpHL tpLH DCD TT oubout 38.4ps28.4ps 32.2ps32.2ps 243ps242ps 244ps246ps 49.90%49.90% SS outbout 31.6ps31.6ps 33.5ps33.5ps 395ps394ps 394ps396ps 50.10%50.10% FF outbout 26.9ps26.9ps 32.9ps32.9ps 190ps189ps 192ps194ps 49.80%49.80%
Bảng 4.13: Kết quả trước thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Trường hợp Thông số Tín hiệu trise tfall tpHL tpLH DCD TT oubout 39.4ps39.4ps 41ps41ps 231ps230ps 231ps231ps 50.00%50.00% SS outbout 42.4ps 42.4ps 43.6ps42.6ps 374ps371ps 368ps372ps 50.60%50.60%
FF outbout 38ps38ps 41ps41ps 183ps183ps 183ps185ps 49.90%49.90%
Bảng 4.14: Kết quả sau thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Nhận xét:
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp - Giá trị duty cycle DCD_PADN-PADP có sai số nhỏ xấp xỉ mức 50%
4.3.4 Khối điều khiển tín hiệu đầu ra
Trường hợp
Thông số
Tín hiệu trise tfall tpHL tpLH DCD
TT PADNPADP 13.1ps13.1ps 10.3ps10.3ps 13.8ps13.8ps 3.04ps3.04ps 51.00%51.00% PADN_PADP 14.7ps 14.7ps 9.21ps 9.21ps 50.00% SS PADNPADP 17ps17ps 10ps10ps 16.9ps16.9ps 2.44ps2.44ps 51.50%51.50% PADN_PADP 16.4ps 16.4ps 11.7ps 11.7ps 50.00% FF PADNPADP 11.5ps11.5ps 12ps12ps 11.8ps11.8ps 2.39ps2.39ps 50.80%50.8% PADN_PADP 13.9ps 13.9ps 7.67ps 7.67ps 50.00%
Bảng 4.15: Kết quả trước thiết kế vật lý khối điều khiển tín hiệu đầu ra
Trường hợp
Thông số
Tín hiệu trise tfall tpHL tpLH DCD TT PADNPADP 11.7ps11.7ps 9.75ps9.75ps 14.1ps14.1ps 3.ps3ps 51.10%51.00%
PADN_PADP 14.7ps 14.7ps 9.3ps 9.5ps 50.00%
Bảng 4.16: Kết quả sau thiết kế vật lý khối điều khiển tín hiệu đầu ra
Nhận xét
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp. - Giá trị duty cycle DCD_PADN-PADP ở mức 50%.
4.3.4 Thiết kế vật lý toàn mạch
Trường hợp
Thông số
Tín hiệu trise tfall tpHL tpLH DCD
TT INN 161ps 180ps 339ps 353ps 48.60% INP 161ps 180ps 342ps 354ps 48.60% PADP 69ps 55.4ps 403ps 313ps 58.5% PADN 68ps 54ps 400ps 315ps 58.5% PADP - PADN 79.2ps 79.5ps 358ps 356ps 50.20% SS INN 176ps 188ps 495ps 519ps 47.60% INP 176ps 188ps 499ps 520ps 47.60% PADP 75.7ps 66.2ps 583ps 445ps 63.8% PADN 77ps 67ps 578ps 450ps 63.80% PADP - PADN 109ps 110ps 520ps 517ps 50.30% FF INN 163ps 185ps 292ps 293ps 49.80% INP 163ps 185ps 295ps 294ps 49.80% PADP 47.8ps 51.1ps 342ps 270ps 57.20% PADN 47.4ps 51.6ps 341ps 272ps 57.20%
PADP - PADN 76.6ps 77.2ps 302ps 301ps 50.20%
Bảng 4.17: Kết quả trước thiết kế vật lý toàn mạch
Trường hợp Thông số Tín hiệu trise tfall tpHL tpLH DCD TT INN 200ps 220ps 355ps 362ps 49.30% INP 201ps 220ps 357ps 363ps 49.30% PADP 62.4ps 63.4ps 433ps 304ps 62.80% PADN 72ps 75ps 593ps 425ps 66.90% PADP - PADN 103ps 99ps 361ps 361ps 50.10% SS INN 207ps 221ps 491ps 515ps 47.60% INP 207ps 222ps 490ps 517ps 47.30% PADP 715ps 75ps 590ps 426ps 66.40% PADN 72ps 75ps 593ps 425ps 66.90% PADP - PADN 129ps 128ps 502ps 503ps 49.90% INN 211ps 237ps 327ps 308ps 51.90% INP 219ps 260ps 344ps 297ps 54.60%
PADP - PADN 102ps 101ps 318ps 318ps 50.00%
Bảng 4.18: Kết quả sau thiết kế vật lý ptoàn mạch
Nhận xét
- tpLH & tpHL sau thiết kế vật lý xấp xỉ bằng tpLH & tpHL trước thiết kế vật lý. - Thời gian tăng và thời gian giảm sau thiết kế vật lý lớn hơn so với trước thiết kế vật lý.
- DCD sau thiết kế vật lý xấp xĩ bằng 50%.
=> Giá trị sau thiết kế vật ký chênh lệch không quá lớn so với trước thiết kế vật lý, vì vậy mạch đạt yêu cầu đề ra.
KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI
1. Kết luận
Qua quá trình làm đồ án, nhóm đã tìm hiểu và nắm được các lý thuyết cơ bản về bán dẫn, CMOS, hồi tiếp và các mạch Analog cơ bản.
Về thiết kế mạch nguyên lý, nhóm đã nghiên cứu được nguyên lý hoạt động của toàn bộ mạch truyền tín hiệu vi sai điện áp thấp, tính toán thiết kế được giá trị của các linh kiện trong mạch. Mô phỏng thiết kế trước và sau khi thiết kế vật lý. Điều chỉnh thiết kế để các thông số đầu ra phù hợp với yêu cầu đặt ra ban đầu của đề tài.
Về thiết kế vật lý, nhóm đã hoàn thành được thiết kế vật lý của mạch. Mạch vẽ được đáp ứng đầy đủ các yêu cầu đề ra của mạch nguyên lý. Khắc phục được toàn bộ các lỗi DRC và LVS.
Ưu điểm:
- Các thông số đầu ra của mạch chính xác với yêu cầu đề ra ban đầu.
- Hạn chế được tối đa các yếu tố kí sinh trong thiết kế như tụ kí sinh, trở kí sinh. Nhược điểm:
- Mạch phân cực vẫn còn phụ thuộc vào nhiệt độ.
- Các MOSFET trong mạch phân cực vẫn chưa thể vào vùng đảo yếu. 2. Hướng phát triển
Để cải thiện đề tài này, nhóm sẽ tiếp tục nghiên cứu để tìm ra cấu trúc mạch phân cực mới, độc lập với cả giá trị điện áp nguồn lẫn nhiệt độ để tạo ra được dòng điện phân cực ổn định nhất cho mạch. Đồng thời nghiên cứu chọn một tiến trình khác để dễ dàng đưa MOSFET vào vùng đảo yếu mà không tốn nhiều diện tích. Tiếp tục bổ sung mô phỏng mạch ở nhiều trường hợp để đảm bảo mạch hoạt động ổn định ở mọi điều kiện.