CHƯƠNG 1 : TỔNG QUAN ĐỀ TÀI
3.2.3 Thiết kế giá trị linh kiện
Mạch phân cực có cấu trúc đầy đủ như hình 3.7.
Hình 3.7 Cấu trúc đầy đủ của mạch phân cực
Dựa trên công thức dòng điện của mạch Bias đã chứng minh ở trên:
Iout=n.VR T
S ln(K) Với n = 2 (vật liệu chế tạo là silicon). VT=11586T
Chọn dòng Bias là 100µA và hệ số K = 16, nhiệt độ là 25°C. Dễ dàng tính được giá trị điện trở Rs là 1.4kΩ.
Tăng dần kích thước của N21 và N22 lên sao cho cả 4 MOSFET đều ở trong vùng bão hòa. Khi kích thước N21 và N22 tăng lên thì các MOSFET đều tiến vào vùng bão hòa là do khi W của N21 và N22 nhỏ, do các MOSFET lúc này không nằm trong vùng đảo
Do đó, khi W nhỏ thì beta cũng nhỏ, dòng điện trong mạch lớn, N22 mắc theo kiểu diode nên nó luôn ở trong trạng thái bão hòa, dòng điện qua N22 được xác định theo công thức:
ID22=12β(VGS22−Vth22)2
Dòng Id22 lớn, mà beta của N22 nhỏ nên Vgs của N22 phải lớn để đáp ứng được dòng điện, mà Vgs22 = Vds22 lớn nên Vsd của P19 nhỏ làm P19 rơi vào vùng tuyến tính. Chứng minh tương tự với nhánh còn lại, khi dòng lớn thì cũng làm N21 rơi vào vùng tuyến tính. Vì vậy cần tăng kích thước của N21 và N22 lên đủ lớn để tất cả đều bão hòa.
Ngoài ra còn cần phải tính được giá trị của mạch khởi động. Khi mạch thiết lập được giá trị dòng phân cực ổn định là 100uA, N34 cần phải ngắt khỏi mạch, suy ra Vgs của N34 phải bé hơn Vth của N34 (khoảng 400mV). Chọn Vgs của N34 lúc này bằng 200mV.
Ngoài ra để Vf nhỏ thì điện áp rơi trên R33 cần phải lớn, nên R33 cần có giá trị khá lớn, chọn R33 = 15kΩ.
→I=VR=1.815000−0.2≈100uA
Tăng W của N32 lên sao cho dòng qua N32 khoảng 100uA. 3.2.4 Thiết kế vật lý mạch phân cực
3.2.4.1 Phác thảo vật lý
Việc tổ chức sắp xếp mỗi thiết bị trong một khối, mỗi khối trong một mạch kết hợp với các kỹ thuật trong thiết kế vật lý được gọi là phác thảo vật lý (Floorplan). Phác thảo vật lý ước tính vị trí của các thiết bị đảm bảo các kết nối giữa các thiết bị được tối ưu nhất.
Hình 3.8 Phác thảo vật lý khối phân cực
- Các khối tương ứng được xếp gần nhau để tối ưu hoá các đường kết nối.
- Các khối đều được thêm 2 thiết bị giả ở 2 cạnh, chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ xung quanh.
- Khoảng cách giữa các khối là nhỏ nhất, những khối gần nhau dùng chung Poly của vòng bảo vệ để diện tích được tối ưu nhất.
3.2.4.2 Đi dây
Đi dây các đường tín hiệu quan trọng
Hình 3.9 Sơ đồ nguyên lý Hình 3.10 Các đường tín hiệu quan trọng
- Các đường tín hiệu đều được che chắn bởi đất/nguồn.
- Tất cả các đường tín hiệu đều được tối ưu hoá để giảm điện trở và tụ trên đường kim loại, ảnh hưởng đến hiệu suất làm việc của mạch.
Hình 3.11 Đường nguồn/đất Hình 3.12 Via
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá. 3.2.4.3 Kết quả kiểm tra
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_IN
T LVS_INT ERC tapeoutDRC colored tapeoutDRC_DP tapeoutLVS
PASS PASS PASS PASS PASS PASS
Bảng 3.1 Tình trạng đánh giá vật lý của khối phân cực
Hình 3.15 Kết quả kiểm tra LVS_tapeout Hình 3.16 Kết quả kiểm tra DRCtapeout
Hình 3.17 Kết quả kiểm tra DRC_DP colored tapeout
3.3 Mạch khuếch đại vi sai
Mạch khuếch đại vi sai có nhiệm vụ nhận điện áp VCM từ mạch điều khiển tín hiệu đầu ra và điều chỉnh VBP để điều chỉnh dòng trong mạch điều khiển tín hiệu đầu ra, nhằm mục đích ổn định tín hiệu. Mạch khuếch đại vi sai và mạch điều khiển tín hiệu đầu ra lúc này tạo thành một hệ thống hồi tiếp âm.
3.3.1 Ý tưởng thiết kế
Hình 3.18 Mạch khuếch đại vi sai NMOS
Dòng phân cực trong mạch được điều khiển bằng nguồn dòng lý tưởng Iss. Khi Vin1 = Vin2, dòng Id1 = Id2 = Iss/2. Vout1 = Vout2 = Vddq – Iss.Rd/2. Nếu Vin1 tăng và Vin1 > Vin2, Id1 tăng, ta lại có Iss = Id1 + Id2 nên khi Id1 tăng thì Id2 giảm. Khi đó Vout1 = Vddq – Id1.Rd giảm, Vout2 = Vddq – Id2.Rd tăng. Khi Vin2 tăng và Vin2 > Vin1, tương tự sẽ làm cho dòng Id2 tăng, Id1 giảm, Vout2 giảm, Vout1 tăng.
Hình 3.19 Đặc tuyến In/Out của mạch khuếch đại vi sai
Sử dụng mô hình tương đương tín hiệu nhỏ để xác định được hệ số khuếch đại điện áp (Vout1 – Vout2)/(Vin1 – Vin2) của mạch khuếch đại vi sai.
Hình 3.20 (a) Mạch vi sai khi chỉ xét Vin1, (b) Mạch (a) khi xét dưới góc độ mạch Source Degeneration, (c) Sơ đồ tương đương của mạch (b)
Chúng ta sẽ xem xét sự ảnh hưởng của từng input tới điện áp ở 2 node X và Y. Đầu tiên, để tính được Vx, chúng ra cho Vin2 = 0 và Vin1 được nối với nguồn điện (Hình 1.3 (a)). Mạch lúc này sẽ giống như mạch Source Degeneration (Hình 1.3 (b) (c)) với điện trở Rs là điện trở nhìn từ cực S của M2.
RS=g1
m2
Hệ số khuếch đại của mạch lúc này giống như hệ số khuếch đại của mạch Source Degeneration. Nên: Av=VX V¿1= −RD 1 gm1+ 1 gm2
Để tính được Vy, chúng ta sẽ thay thế Vin1 và M1 bằng biến đổi Thevenin (Hình 3.11)
Hình 3.21 Chuyển đổi Vin1 và M1 bằng biến đổi Thevenin
Mạch lúc này sẽ giống như mạch Common Gate, với VT = Vin1, RT = 1/gm1. Hệ số khuếch đại lúc này sẽ là:
Av=VY V¿1= RD 1 gm1+ 1 gm2 Từ hai hệ thức trên ta có: (VX−VY)∨¿Due¿Vin1= −2.RD 1 gm1+g1 m2 .V¿1
Tổng quát lại, chúng ta tìm được công thức tính độ khuếch đại của mạch khuếch đại vi sai như sau:
Av=(VX−VY)total
V¿1−V¿2 =−gm. RD
Từ công thức trên, ta thấy được để đạt được một độ lợi lớn trên mạch khuếch đại vi sai thì điện trở RD phải lớn, nhưng khi điện trở RD lớn thì lại phải đánh đổi là Voltage Swing đầu ra giảm.
Để khắc phục thì phải thay thế trở bằng một thiết bị khác vừa có trở kháng lớn để tăng độ lợi điện áp cho mạch và vừa có sụt áp nhỏ để tăng output voltage swing. Vì vậy ngày nay ở các mạch khuếch đại vi sai người ta thường sử dụng MOSFET để khắc phục vấn đề này.
Hình 3.22 Mạch khuếch đại vi sai sử dụng Active Load
Cơ chế hoạt động của mạch cũng tương tự như mạch khuếch đại vi sai sử dụng điện trở thông thường. Dòng phân cực trong mạch cũng được điều khiển bằng nguồn dòng Iss. Khi Vin1 = Vin2, dòng ID1 = ID2 = Iss/2. Khi Vin1 > Vin2, dòng Id1 tăng, Id2 giảm làm cho áp rơi trên M4 (lúc này coi như tải) giảm, Vout = Vdd – VM4 tăng. Ngược lại khi Vin2 > Vin1, dòng Id1 giảm, Id2 tăng làm cho Vout giảm.
Hệ số khuếch đại của mạch tương tự như mạch khuếch đại S chung có tải là nguồn dòng.
Av=−gm.¿//r04¿
Hệ số khuếch đại này vẫn lớn và mạch có thể tăng output voltage swing do mặc dù điện trở r0 lớn nhưng điện áp Vds của MOSFET nhỏ hơn nhiều so với khi dùng điện
trở thông thường. Điện áp Vds rơi trên PMOS có thể giảm bằng cách tăng W của cặp PMOS.
3.3.2 Thiết kế giá trị linh kiện
Hình 3.23 Cấu trúc mạch khuếch đại vi sai
Khi Vref = VCM = 1.2V, các MOSFET trong mạch Opamp đều phải hoạt động trong vùng bão hòa để Opamp đạt được độ lợi lớn nhất. Dòng trong mạch được quyết định bởi MOSFET N4 đóng vai trò như nguồn dòng. Chọn kích thước của N4 bằng với kích thước của NMOS mạch phân cực để tạo ra dòng điện trong mạch là 100uA.
Khi Vref = VCM, dòng trên 2 nhánh luôn bằng nhau và bằng Iss/2. Ta có công thức dòng trong vùng bão hòa của NMOS:
ID=12.μ.Cox. WL .¿¿
Khi tăng W của cặp PMOS, dòng ID qua cặp PMOS cũng không đổi và cũng bằng Iss/2 nên |VGS| phải giảm, mà VGS=VG−VS=(VG−VDDQ)<0 nên VG = VD của P2 phải tăng, làm cho VD của P3 cũng tăng theo. Vì vậy khi W của cặp PMOS càng tăng, điện áp VDS của cặp PMOS càng giảm và điện áp đầu ra VBP càng tăng.
Từ những điều trên, điều chỉnh kích thước của các MOSFET sao cho tất cả MOSFET đều phải nằm trong vùng bão hòa.
3.3.3 Thiết kế vật lý mạch khuếch đại vi sai3.3.3.1 Phác thảo thiết kê vật lý 3.3.3.1 Phác thảo thiết kê vật lý
Hình 3.24 Sơ đồ nguyên lý Hình 3.25 Phác thảo thiết kếvật lý khối khuếch đại vi sai vật lý khối khuếch đại vi sai
- Tại 2 cạnh của mỗi khối, thiết bị giả được thêm vào và có vòng bảo vệ xung quanh. - Các thiết bị chia sẻ lớp khuếch tán liên tục.
- Khoảng cách giữa các khối là nhỏ nhất => tối ưu được diện tích. - Sử dụng kỹ thuật xếp đối xứng tâm đối với cặp khuếch đại vi sai. - Cấu trúc cặp khuếch đại vi sai.
DM DM DM DM
DM N0 N1 DM
DM N1 N0 DM
DM DM DM DM
3.3.3.2 Đi dây
Đi dây các đường tín hiệu quan trọng
Hình 3.26 Sơ đồ nguyên lý Hình 3.27 Các đường tín hiệu quan trọng
- Độ rộng đường kim loại net130 = độ rộng đường kim loại VBP = ½ độ rộng đường kim loại net131.
- Các đường kim loại đều được che chắn bởi đất/nguồn.
- Tất cả các đường tín hiệu đều được tối ưu hoá để giảm điện trở và tụ trên đường kim loại, ảnh hưởng đến hiệu suất làm việc của mạch.
Hình 3.28 Đường nguồn/đất Hình 3.29 Via
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
tapeout colored tapeout tapeout
PASS PASS PASS PASS PASS PASS
Bảng 3.2 Tình trạng đánh giá vật lý khối khuếch đại vi sai
Hình 3.30 Kết quả kiểm tra LVS_INT Hình 3.31 Kết quả kiểm tra DRC_INT
Hình 3.32Kết quả kiểm tra LVS_tapeout Hình 3.33 Kết quả kiểm tra DRCtapeout
Hình 3.34 Kết quả kiểm tra DRC_DP colored tapeout
3.4 Mạch tăng biên độ điện áp cho tín hiệu đầu vào
Mạch tăng biên độ tín hiệu đầu vào có nhiệm vụ khuếch đại biên độ điện áp của tín hiệu gốc từ 0.75V lên 1.8V và tạo ra cặp tín hiệu vi sai INN và INP để điều khiển mạch điều khiển tín hiệu đầu ra.
3.4.1 Ý tưởng thiết kế
Mạch tăng biên độ tín hiệu có cấu trúc như sau:
Hình 3.35 Mạch tăng biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
- Khi input đầu vào mức cao (VDD), Vgs(N1) được đưa lên mức cao là VDD, đồng thời Vgs(N2) đưa xuống mức thấp là VSS, lúc này N1 dẫn, N2 ngắt. Khi N1 dẫn, điện áp ở node outb_int1 giảm, làm cho Vsg(P2) tăng, khi Vsg(P2) tăng quá Vth thì làm dẫn P2, lúc này N2 đang ngắt nên điện áp ở Node out_int1 kéo lên mức cao là VDDQ, Vsg(P1) giảm xuống bé hơn Vth nên P1 ngắt.
- Như vậy, từ tín hiệu vào ban đầu có biên độ là VDD, mạch tạo ra cặp tín hiệu vi sai đầu ra có biên độ là VDDQ. Vì vậy mạch này được gọi là mạch Level Shift Up.
3.4.1.2 Mạch giảm biên độ tín hiệu
Mạch giảm biên độ tín hiệu có cấu trúc như sau:
Hình 3.36 Mạch giảm biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
- Khi input đầu vào mức cao (VDDH), Vgs(MN1) = VDDH và Vgs(MP1) = 0, MN1 dẫn, MP1 ngắt, điện áp đầu ra của cổng Inverter đầu tiên kéo xuống VSS làm MN2 ngắt, MP2 dẫn, điện áp đầu ra kéo lên VDDL.
- Khi input đầu vào mức thấp (VSS), Vgs(MN1) = 0, Vgs(MP1) = -VDDH, MP1 dẫn, MN1 ngắt, điện áp đầu ra của cổng Inverter đầu tiên kéo lên VDDL làm cho MN2 dẫn, MP2 ngắt, làm điện áp đầu ra kéo xuống VSS.
- Như vậy, từ tín hiệu đầu vào có biên độ là VDDH, mạch tạo ra được tín hiệu có biên độ đầu ra là VDDL. Vì vậy mạch này được gọi là mạch giảm biên độ tín hiệu.
3.4.2 Thiết kế giá trị linh kiện
Mạch tăng biên độ tín hiệu ở phần trên có đầu vào a được tạo ra từ đầu vào ax qua một cổng Inverter, vì vậy sẽ có sự chênh lệch thời gian delay giữa a và ax. Do đó, sơ đồ mạch như phần trên chỉ có thể chạy cho tín hiệu tần số thấp, còn với tín hiệu tần số cao cần phải áp dụng thêm các biện pháp khác.
Hình 3.37 Cấu tạo đầy đủ mạch khuếch đại tín hiệu đầu vào
Khối ổn định đầu vào của mạch có cấu trúc như sau:
Hình 3.38 Cấu tạo khối ổn định đầu vào
Hình 3.39 Cấu tạo của Buffer
Ở phần Buffer, kích thước của N0 và P0 phải đủ lớn để giảm độ trễ của tín hiệu khi đi qua cổng đảo đầu tiên, nhằm đảm bảo độ delay của 2 đầu a và ax là như nhau.
Hình 3.40 Cấu tạo mạch chính
Size của NMOS mạch Level Shift Up phải lớn hơn nhiều so với PMOS vì Vgs của NMOS tối đa là VDD, còn Vgs của PMOS tối đa là VDDQ lớn hơn VDD. Vì vậy size của NMOS phải lớn hơn để cân bằng được dòng nạp và xả tụ đầu ra của mạch.
Hình 3.41 Sóng 2 đầu ra của khối tăng biên độ tín hiệu
Có thể thấy sóng đầu ra khối mạch tăng biên độ tín hiệu khi chạy tần số cao thời gian sườn lên và sườn xuống chưa đúng và DCD chưa chuẩn 50% do theo nguyên lý, outb phải xuống mức 0 trước mới điều khiển PMOS dẫn và làm out lên VDDQ. Vì vậy đầu ra cũng cần áp dụng các biện pháp khác để cải thiện đầu ra khi chạy ở tần số cao.
Hình 3.42 Cấu trúc khối ổn định đầu ra
Cặp buffer ở đầu ra được thêm vào nhằm mục đích điều chỉnh lại thời gian sườn lên và sườn xuống của sóng đầu ra.
Hình 3.43 Sóng trước khi qua Buffer (tím) và sóng sau khi qua Buffer (đỏ)
Cặp cổng đảo mắc theo dạng back to back được thêm vào để cân bằng lại DCD của sóng đầu ra cho đúng 50%.
Hình 3.44 DCD khi chưa có cặp cổng đảo mắc theo dạng back to back
Hình 3.45 DCD khi đã có cặp cổng đảo mắc theo dạng back to back
Ngoài ra, tùy thuộc vào kích thước của mạch điều khiển tín hiệu đầu vào, kích thước của các MOSFET trong khối ổn định đầu ra phải đủ lớn để đáp ứng. Khi mạch điều khiển tín hiệu đầu ra có kích thước lớn, khối ổn định đầu ra cũng phải có kích thước lớn để giảm thiểu được thời gian trễ và ngược lại.
3.4.3 Thiết kế vật lý mạch tăng biên độ tín hiệu đầu vào3.4.3.1 Phác thảo thiết kế vật lý 3.4.3.1 Phác thảo thiết kế vật lý
- Với A, B, C, D lần lượt là NPAIR0, NPAIR1, PPAIR0, PPAIR1 được xếp theo kỹ thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu nhằm tăng sự tương xứng giữa các cặp thiết bị NPAIR0 - NPAIR1, PPAIR1 - PPAIR0.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ xung quanh.
3.4.3.2 Đi dây
Đi dây tín hiệu quan trọng
Hình 3.48 Đi dây cho tín hiệu quan trọng khối tăng biên độ tín hiệu đầu vào
- Các cặp tín hiệu a - ax, outb_int1 - out_int nằm trong khối 2(khối mạch chính) được đi dây đối xứng.