Hình 3.30 Kết quả kiểm tra LVS_INT Hình 3.31 Kết quả kiểm tra DRC_INT
Hình 3.32Kết quả kiểm tra LVS_tapeout Hình 3.33 Kết quả kiểm tra DRCtapeout
Hình 3.34 Kết quả kiểm tra DRC_DP colored tapeout
3.4 Mạch tăng biên độ điện áp cho tín hiệu đầu vào
Mạch tăng biên độ tín hiệu đầu vào có nhiệm vụ khuếch đại biên độ điện áp của tín hiệu gốc từ 0.75V lên 1.8V và tạo ra cặp tín hiệu vi sai INN và INP để điều khiển mạch điều khiển tín hiệu đầu ra.
3.4.1 Ý tưởng thiết kế
Mạch tăng biên độ tín hiệu có cấu trúc như sau:
Hình 3.35 Mạch tăng biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
- Khi input đầu vào mức cao (VDD), Vgs(N1) được đưa lên mức cao là VDD, đồng thời Vgs(N2) đưa xuống mức thấp là VSS, lúc này N1 dẫn, N2 ngắt. Khi N1 dẫn, điện áp ở node outb_int1 giảm, làm cho Vsg(P2) tăng, khi Vsg(P2) tăng quá Vth thì làm dẫn P2, lúc này N2 đang ngắt nên điện áp ở Node out_int1 kéo lên mức cao là VDDQ, Vsg(P1) giảm xuống bé hơn Vth nên P1 ngắt.
- Như vậy, từ tín hiệu vào ban đầu có biên độ là VDD, mạch tạo ra cặp tín hiệu vi sai đầu ra có biên độ là VDDQ. Vì vậy mạch này được gọi là mạch Level Shift Up.
3.4.1.2 Mạch giảm biên độ tín hiệu
Mạch giảm biên độ tín hiệu có cấu trúc như sau:
Hình 3.36 Mạch giảm biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
- Khi input đầu vào mức cao (VDDH), Vgs(MN1) = VDDH và Vgs(MP1) = 0, MN1 dẫn, MP1 ngắt, điện áp đầu ra của cổng Inverter đầu tiên kéo xuống VSS làm MN2 ngắt, MP2 dẫn, điện áp đầu ra kéo lên VDDL.
- Khi input đầu vào mức thấp (VSS), Vgs(MN1) = 0, Vgs(MP1) = -VDDH, MP1 dẫn, MN1 ngắt, điện áp đầu ra của cổng Inverter đầu tiên kéo lên VDDL làm cho MN2 dẫn, MP2 ngắt, làm điện áp đầu ra kéo xuống VSS.
- Như vậy, từ tín hiệu đầu vào có biên độ là VDDH, mạch tạo ra được tín hiệu có biên độ đầu ra là VDDL. Vì vậy mạch này được gọi là mạch giảm biên độ tín hiệu.
3.4.2 Thiết kế giá trị linh kiện
Mạch tăng biên độ tín hiệu ở phần trên có đầu vào a được tạo ra từ đầu vào ax qua một cổng Inverter, vì vậy sẽ có sự chênh lệch thời gian delay giữa a và ax. Do đó, sơ đồ mạch như phần trên chỉ có thể chạy cho tín hiệu tần số thấp, còn với tín hiệu tần số cao cần phải áp dụng thêm các biện pháp khác.
Hình 3.37 Cấu tạo đầy đủ mạch khuếch đại tín hiệu đầu vào
Khối ổn định đầu vào của mạch có cấu trúc như sau:
Hình 3.38 Cấu tạo khối ổn định đầu vào
Hình 3.39 Cấu tạo của Buffer
Ở phần Buffer, kích thước của N0 và P0 phải đủ lớn để giảm độ trễ của tín hiệu khi đi qua cổng đảo đầu tiên, nhằm đảm bảo độ delay của 2 đầu a và ax là như nhau.
Hình 3.40 Cấu tạo mạch chính
Size của NMOS mạch Level Shift Up phải lớn hơn nhiều so với PMOS vì Vgs của NMOS tối đa là VDD, còn Vgs của PMOS tối đa là VDDQ lớn hơn VDD. Vì vậy size của NMOS phải lớn hơn để cân bằng được dòng nạp và xả tụ đầu ra của mạch.
Hình 3.41 Sóng 2 đầu ra của khối tăng biên độ tín hiệu
Có thể thấy sóng đầu ra khối mạch tăng biên độ tín hiệu khi chạy tần số cao thời gian sườn lên và sườn xuống chưa đúng và DCD chưa chuẩn 50% do theo nguyên lý, outb phải xuống mức 0 trước mới điều khiển PMOS dẫn và làm out lên VDDQ. Vì vậy đầu ra cũng cần áp dụng các biện pháp khác để cải thiện đầu ra khi chạy ở tần số cao.
Hình 3.42 Cấu trúc khối ổn định đầu ra
Cặp buffer ở đầu ra được thêm vào nhằm mục đích điều chỉnh lại thời gian sườn lên và sườn xuống của sóng đầu ra.
Hình 3.43 Sóng trước khi qua Buffer (tím) và sóng sau khi qua Buffer (đỏ)
Cặp cổng đảo mắc theo dạng back to back được thêm vào để cân bằng lại DCD của sóng đầu ra cho đúng 50%.
Hình 3.44 DCD khi chưa có cặp cổng đảo mắc theo dạng back to back
Hình 3.45 DCD khi đã có cặp cổng đảo mắc theo dạng back to back
Ngoài ra, tùy thuộc vào kích thước của mạch điều khiển tín hiệu đầu vào, kích thước của các MOSFET trong khối ổn định đầu ra phải đủ lớn để đáp ứng. Khi mạch điều khiển tín hiệu đầu ra có kích thước lớn, khối ổn định đầu ra cũng phải có kích thước lớn để giảm thiểu được thời gian trễ và ngược lại.
3.4.3 Thiết kế vật lý mạch tăng biên độ tín hiệu đầu vào3.4.3.1 Phác thảo thiết kế vật lý 3.4.3.1 Phác thảo thiết kế vật lý
- Với A, B, C, D lần lượt là NPAIR0, NPAIR1, PPAIR0, PPAIR1 được xếp theo kỹ thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu nhằm tăng sự tương xứng giữa các cặp thiết bị NPAIR0 - NPAIR1, PPAIR1 - PPAIR0.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ xung quanh.
3.4.3.2 Đi dây
Đi dây tín hiệu quan trọng
Hình 3.48 Đi dây cho tín hiệu quan trọng khối tăng biên độ tín hiệu đầu vào
- Các cặp tín hiệu a - ax, outb_int1 - out_int nằm trong khối 2(khối mạch chính) được đi dây đối xứng.
Hình 3.49 Đi dây cho nguồn/đất khối tăng biên độ tín hiệu đầu vào
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá. 3.4.3.3 Kết quả kiểm tra
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_INT LVS_INT ERC DRC tapeout
DRC_DP colored tapeout
LVS tapeout
PASS PASS PASS PASS PASS PASS