Mạch điều khiển tín hiệu đầu ra nhận tín hiệu INN và INP từ mạch khuếch đại biên độ điện áp đầu vào và tạo ra cặp tín hiệu vi sai đầu ra PADP và PADN để truyền đi.
3.5.1 Ý tưởng thiết kế
Hình 3.55 Cấu trúc mạch điều khiển tín hiệu đầu ra
Mạch điều khiển tín hiệu đầu ra bao gồm 4 MOSFET N0, N1, P3, P4 đóng vai trò như các khóa chuyển mạch. Mạch sẽ nhận INN và INP từ mạch tăng biên độ tín hiệu đầu vào và tạo ra PADP và PADN để truyền đi.
Khi INN mức cao, INP mức thấp, lúc này N0 và P4 dẫn, N1 và P3 ngắt, PADN được kéo lên mức cao và PADP kéo xuống mức thấp. Ngược lại, khi INN mức thấp, INP mức cao, N0 và P4 ngắt, N1 và P3 dẫn, PADN xuống mức thấp, PADP lên mức cao. Ngoài ra, mạch nhận điện áp VBN cung cấp từ mach phân cực để tạo dòng điện tối đa trong mạch và nhận điện áp VBP cung cấp từ mạch khuếch đại vi sai để điều chỉnh dòng điện trong mạch nhằm điều chỉnh tín hiệu đầu ra. Cơ chế điều chỉnh được thể hiện trong sơ đồ 3.26.
Hình 3.56 Cơ chế điều chỉnh dòng điện trong mạch
Khi VCM mất ổn định, VCM tăng làm cho VBP cung cấp từ mạch khuếch đại vi sai cũng tăng lên, làm cho P5 dẫn yếu, dòng điện trong mạch giảm, VCM giảm lại. Ngược lại khi VCM giảm, VBP giảm làm P5 dẫn mạnh, dòng trong mạch tăng, VCM tăng. 3.5.2 Tính giá trị điện trở mắc giữa PADP và PADN ở máy thu
Hình 3.57 Cấu trúc truyền nhận tín hiệu vi sai điện áp thấp
Theo hình trên, giữa PADP và PADN ở máy thu có mắc một điện trở gọi là điện trở đầu cuối. Đường truyền LVDS có trở kháng 50Ω mỗi dây. Sử dụng biến đổi Thevenin để tính trở kháng tương đương của cả đường dây tín hiệu.
Hình 3.58 Tính điện trở tương đương của đường dây
Điện trở đầu cuối phải có giá trị bằng với điện trở đường dây để hạn chế được hiện tượng phản ngược lại của tín hiệu. Vì vậy, Rterm = 100 Ω.
3.5.3 Thiết kế giá trị linh kiện
Hình 3.59 Cấu trúc mạch điều khiển tín hiệu đầu ra
Điện trở giữa PADP và PADN có giá trị 100 Ω. Giá trị R1 và R2 phải lớn hơn rất nhiều so với Rterm để hạn chế dòng điện chạy qua nhánh này, nhánh R1 và R2 chỉ có nhiệm vụ tạo ra VCM để gửi về mạch khuếch đại vi sai. Chọn R1 = R2 = 100k Ω. Tín hiệu đầu ra vi sai yêu cầu biên độ 0,325V, điện trở Rterm có giá trị 100 Ω, có thể tính được dòng điện trong mạch lúc này là 0,325/100 = 3,25mA.
Dòng ở mạch phân cực có giá trị 100uA, suy ra kích thước của N2 phải gấp 32 lần kích thước NMOS ở mạch phân cực để đạt được dòng 3,25mA và N2 phải trong vùng bão hòa.
Các MOSFET N0, N1, P3, P4, P5 phải có kích cỡ đủ lớn để dẫn được dòng trên.
Tụ ổn định phải có giá trị đủ lớn để có Phase Margin đủ lớn giúp cho tín hiệu không bị tự dao động. Đồng thời P5 phải bão hòa để đạt được giá trị tụ lớn nhất theo hiệu ứng Miller.
Hình 3.60 Mạch điều khiển tín hiệu đầu ra
Hình 3.61 Phác thảo thiết kết vật lý mạch điều khiển tín hiệu đầu ra
- Phác thảo thiết kế được đặt theo chiều dọc để tối ưu việc đi dây.
- Khối 2 được sắp xếp theo kỹ thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu nhằm tăng sự tương xứng giữa các cặp thiết bị P3 – P4, và N0 – N1.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ xung quanh.
Hình 3.62 Đi dây tín hiệu quan trọng khối điều khiển tín hiệu đầu ra
- Hai cặp tín hiệu INN – INP, PADP – PADN được đi dây đối xứng.
Đi dây nguồn/đất
Hình 3.63 Đi dây cho nguồn/đất khối điều khiển tín hiệu đầu ra
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá. 3.4.5.3 Kết quả kiểm tra
DRC_INT LVS_INT ERC DRC tapeout DRC_DP colored tapeout LVS tapeout
BỎ QUA PASS PASS BỎ QUA BỎ QUA PASS
Bảng 3.4 Đánh giá tình trạng vật lý khối điều khiển tín hiệu đầu ra
Hình 3.64 Kết quả kiểm tra DRC_INT
Hình 3.65 Kết quả kiểm tra LVS_INT
Hình Kết quả kiểm tra DRC Hình Kết quả kiểm tra LVS
Hình 3.68 Kết quả kiểm tra DRC_DP colored tapeout
Kết quả kiểm tra DRC còn một số lỗi mật độ tối thiểu của kim loại mức 1 và poly, những lỗi này sẽ được sửa ở thiết kế vật lý toàn mạch. Do đó nó có thể được bỏ qua ở mức thiết kế vật lý hiện tại.
3.6 Thiết kế vật lý toàn mạch
3.6.1 Phác thảo thiết kế vật lý
Gồm các Decap và 4 khối chính: khối phân cực, khối khuếch đại vi sai, khối tăng biên độ tín hiệu vào, khối điều khiển tín hiệu đầu ra.
Hình 3.69 Sơ đồ nguyên lý toàn mạch
Hình 3.70 Phác thảo toàn mạch
3.6.2 Đi dây
Các đường tín hiệu quan trọng: PAD
26um
Hình 3.71 PADN vs PADP Hình 3.72 PADN vs PADP
- PADN vs PADP được đi dây cân bằng và đối xứng. - PADN & PADP được che chắn bởi VSS.
Hình 3.73 Sơ đồ nguyên lý toàn mạch
Hình 3.74 Các đường tín hiệu: VCM vs VREF, Din
Hình 3.75 DIN Hình 3.76 VREF vs VCM
- DIN được đi dây ngắn nhất.
- VREF vs VCM giống nhau nhất có thể và đều được che chắn
Các đường tín hiệu quan trọng: INN vs INP
Hình 3.77 Sơ đồ nguyên lý toàn mạch
Hình 3.78 INN vs INP
- INN vs INP đi dây đối xứng gống nhau nhất có thể và đều được che chắn.
Hình 3.79 Đường nguồn/đất và Pin của các tín hiệu
- Tổng độ rộng đường kim loại nguồn và đất cân bằng nhau. - Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá. 3.6.3 Kết quả kiểm tra
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_INT LVS_INT ERC DRC tapeout
DRC_DP colored tapeout
LVS tapeout
BỎ QUA PASS PASS PASS PASS PASS
Bảng 3.5 Đánh giá tình trạng vật lý toàn mạch
Hình 3.80 Kết quả kiểm tra LVS_INT Hình 3.81 Kết quả kiểm tra DRCtapeout
Hình 3.82 Kết quả kiểm tra
Hình 3.84 Kết quả kiểm tra DRC_INT
Lỗi Mô tả Đánh giá Bình luận
GRCx.GRD.1.R_C4 C4 is preferred in P-orientation. Bỏ qua - Đây là những lỗi về đường kim loại xảy ra trong apmoms của khối điều khiển tín hiệu đầu ra. - 2 apmom này được lấy ra từ thư viện có sẵn. GRCx.GRD.2.R_C5 C5 is preferred in C-orientation. Bỏ qua
GRMx.GRD.2.R_M3_E
1 M3_E1 is preferred in C-orientation. Bỏ qua GRMx.GRD.2.R_M3_E
2 M3_E2 is preferred in C-orientation. Bỏ qua
Bảng 3.6 Thông tin các lỗi trong kiểm tra DRC_INT
Hình 3.85 Vị trí xảy ra lỗi
CHƯƠNG 4: KẾT QUẢ MÔ PHỎNG THIẾT KẾ
4.1 Giới thiệu chương
4.2 Kết quả mô phỏng trước thiết kế vật lý
4.2.1 Kết quả mô phỏng khối phân cực4.2.1.1 DC Operation Point 4.2.1.1 DC Operation Point
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị dòng, áp của các MOSFET trong mạch phân cực ở 3 trường hợp kiểm tra gồm TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:
Trườn
g hợp Linhkiện Vùng Id Vgs Vds Vth Vdsat
TT
N21 Bão hòa 99.08u 432.7m 713.28m 432.4m 210.9m N22 Bão hòa 100.5u 650.9m 650.9m 429.4m 279.7m P18 Bão hòa 99.08u 868.5m 868.5m 362.2m 375.2m P19 Bão hòa 100.5u 868.5m 1.14V 362.19m 375.23m
SS
N21 Bão hòa 66.87u 489.7m 620.18m 485.27m 216m N22 Bão hòa 67.37u 661.33m 661.33m 482.79m 273.6m P18 Bão hòa 66.88u 828.16m 828.16m 438.19m 333.2m P19 Bão hòa 67.37u 828.16m 958.66m 438.18m 333.2m
FF
N21 Bão hòa 172.85u 339.6m 645.6m 338.3m 206m N22 Bão hòa 175.6u 661.2m 661.2m 335m 300m P18 Bão hòa 172.85u 1V 1V 258.2m 462m P19 Bão hòa 175.6u 1V 1.3V 258.2m 462.4m
- Dòng điện phân cực ở trường hợp TT là 100.5uA, gần đúng với yêu cầu đề ra là 100uA. Dòng điện phân cực ở SS và FF lần lượt là 67.37uA và 175.6uA, dòng điện trong 2 trường hợp này lệch đi nhiều là do cấu trúc mạch lúc này vẫn còn phụ thuộc nhiều vào nhiệt độ.
- Các MOSFET lúc này có Vgs > Vth, nghĩa là các MOSFET vẫn đang trong vùng đảo mạnh (strong inversion). Nhóm không đưa các MOSFET này vào trong vùng đảo yếu (weak inversion) như trong lý thuyết đã đề cập là do để đưa được các MOSFET vào vùng đảo yếu, các MOSFET cần phải có kích thước rất lớn để hạ thấp được Vgs mà vẫn giữ được giá trị dòng phân cực dựa trên công thức dòng qua MOSFET ở vùng bão hòa:
ID=12β(VGS−Vth)2
Bên cạnh đó, kích thước của NMOS ở mạch điều khiển tín hiệu đầu ra cũng phải lớn hơn khoảng 32 lần kích thước NMOS ở mạch phân cực như đã đề cập ở Chương 3. Vì vậy, việc đưa các MOSFET vào vùng đảo yếu cần một lượng không gian rất lớn. 4.2.1.2 DC Analysis
Sử dụng phương pháp DC Analysis để khảo sát sự phụ thuộc của dòng điện phân cực nếu nguồn điện áp thay đổi hoặc nhiệt độ thay đổi.
Ở trường hợp điện áp thay đổi từ 1.62V đến 1.98V, kết quả đo được như sau:
Hình 4.1 Đồ thị sự thay đổi của dòng điện theo điện áp nguồn
Điện áp Dòng điện
VDDQ = 1.62V 98.4uA
VDDQ = 1.8V 100.5uA
Bảng 4.2 Kết quả đo được khi điện áp thay đổi
Nhận xét:
- Khi điện áp nguồn thay đổi, dòng điện trong mạch thay đổi không quá nhiều, điều này chứng tỏ thiết kế đáp ứng được yêu cầu đề ra. Lượng thay đổi của dòng điện là do thực tế vẫn còn tồn tại hiệu ứng điều chế độ dài kênh, khi VDDQ thay đổi làm Vds của các MOSFET thay đổi, dẫn đến dòng điện thay đổi.
Ở trường hợp nhiệt độ thay đổi từ -40°C đến 120°C, kết quả đo được như sau:
Hình 4.2 Đồ thị sự thay đổi của dòng điện theo nhiệt độ
Nhiệt độ Dòng điện
-40°C 79.7uA
25°C 100.5uA
120°C 142uA
Bảng 4.3: Kết quả đo được khi nhiệt độ thay đổi
Nhận xét:
- Khi nhiệt độ thay đổi, dòng điện thay đổi một lượng lớn là do lúc này dòng điện vẫn còn phụ thuộc vào beta, khi nhiệt độ thay đổi sẽ làm beta thay đổi.
4.2.2 Kết quả mô phỏng khối khuếch đại vi sai
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị dòng, áp của các MOSFET trong mạch khuếch đại vi sai ở 3 trường hợp kiểm tra gồm TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:
N1 Bão hòa 50u 651.4m 551.4m 427m 285m P2 Bão hòa 50u 696m 696m 362m 319m P3 Bão hòa 50u 696m 696m 362m 319m
SS
N4 Bão hòa 66.7u 661m 464m 483m 273m N0 Bão hòa 33.5u 662m 457m 481m 278m N1 Bão hòa 33.2u 660m 581m 481m 277m P2 Bão hòa 33.5u 697m 697m 438m 291m P3 Bão hòa 33.2u 697m 574m 438m 291m
FF
N4 Bão hòa 175u 661m 624m 335m 300m N0 Bão hòa 89.5u 665m 602m 332m 310m N1 Bão hòa 85.5u 650m 842m 332m 305m P2 Bão hòa 89.5u 752m 752m 258m 379m P3 Bão hòa 85.5u 752m 513m 258m 379m
Bảng 4.4: Kết quả mô phỏng DC Operating Point
Nhận xét:
- Ở trong 3 trường hợp, các MOSFET đều hoạt động ở vùng bão hòa.
- Do kích thước của N4 bằng với kích thước NMOS trong mạch phân cực nên dòng trong mạch khuếch đại vi sai cũng bằng dòng ở mạch phân cực.
4.2.3 Kết quả mô phỏng mạch tăng biên độ điện áp tín hiệu đầu vào
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle của tín hiệu trong mạch. Kết quả đo được như sau:
Hình 4.3 Độ trễ của 2 tín hiệu đầu vào mạch chính bằng nhau (27.6ps)
Hình 4.4 Tín hiệu sau khi ra khỏi mạch chính
Trường
hợp Tín hiệu trise tfall tpHL tpLH DCD
TT INNINP 25.2ps25.2ps 25.2ps25.2ps 283ps287ps 287ps283ps 50.40%50.40% SS INNINP 26.8ps26.8ps 26.3ps26.3ps 424ps428ps 428ps424ps 50.40%50.40% FF INNINP 25.7ps25.7ps 26.9ps26.9ps 232ps237ps 237ps232ps 50.60%50.60%
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị dòng, áp của các MOSFET nguồn dòng trong mạch điều khiển tín hiệu đầu ra ở 3 trường hợp kiểm tra gồm TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:
Trường
hợp Linhkiện Vùng Id Vgs Vds Vth Vdsat TT P5 Bão hòa 3.19m 535.8m 346.4m 368m 272m N2 Bão hòa 3.19m 650.95m 875.5m 430.5m 279.5m SS P5 Bão hòa 2.14m 574m 300m 439.4m 260m N2 Bão hòa 2.14m 661.3m 823.2m 483m 273m FF P5 Bão hòa 5.6m 512m 319.2m 269m 302m N2 Bão hòa 5.6m 661.2m 842m 336m 300m
Bảng 4.6: Kết quả mô phỏng DC Operating Point
Nhận xét:
- Các MOSFET nguồn dòng đều hoạt động trong vùng bão hòa trong cả 3 trường hợp. N2 bão hòa đảm bảo dòng điện sao chép từ mạch phân cực chính xác, P5 bão hòa để tụ ổn định đạt được giá trị lớn nhất.
- Dòng trong mạch ở TT là 3.19mA, xấp xỉ 3.25mA đề ra. 4.2.3.2 AC Analysis
Mô phỏng AC Analysis được dùng để kiểm tra độ ổn định của hệ thống hồi tiếp tạo ra từ mạch khuếch đại vi sai và mạch điều khiển tín hiệu đầu ra.
Hình 4.5 Test-bench mô phỏng AC Analysis
Nguồn xoay chiều Vin được nối với đầu vào qua tụ có giá trị 1F, đầu ra VCMO nối về đầu vào thông qua cuộn cảm 1MH.
Kết quả đo được sau khi mô phỏng AC như sau:
Hình 4.6 Biểu đồ Bode khi mô phỏng AC
Trường hợp Phase Margin
TT 61
4.2.3.3 Transient Analysis
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle của tín hiệu trong mạch. Kết quả đo được như sau:
Hình 4.7 Đồ thị tín hiệu trong mạch ở TT (xanh), SS (tím), FF (đỏ)
Trường hợp Thông số Tín hiệu trise tfall tpHL tpLH DCD TT PADNPADP 12.2ps12.1ps 12.6ps12.6ps 16.6ps16.4ps 3.08ps2.96ps 50.90%50.90% Vod 15.2ps 14.8ps 9.46ps 10.8ps 50.30% SS PADNPADP 17.9ps17.8ps 14.8ps14.7ps 22.2ps22ps 3.1ps3.1ps 51.50%51.50% Vod 18.9ps 18.9ps 14.2ps 13.4ps 50.50% FF PADNPADP 11.4ps11.4ps 12.6ps12.7ps 13.4ps13.6ps 2.61ps2.49ps 50.60%50.60% Vod 13.7ps 13.5ps 6.38ps 9.49ps 50.30%
Bảng 4.8: Kết quả đo được bằng Transient Analysis
Nhận xét:
- Các tín hiệu trong mạch có thời gian sườn lên/xuống xấp xỉ nhau và duty cycle của tín hiệu xấp xỉ 50%.
- Vod có độ lớn 0.326mV ở TT, 0.25mV ở SS, 0.46mV ở FF. VCM sau khi bổ sung tụ thì đã ổn định.
4.3 Kết quả mô phỏng sau thiết kế vật lý
4.3.1 Khối phân cực
Trường
hợp Linhkiện Vùng Id Vgs Vds Vth Vdsat
TT N21 Sat 99.08u 432.7m 713.28m 432.4m 210.9m N22 Sat 100.5u 650.9m 650.9 429.4m 279.7m P18 Sat 99.08u 868.5m 868.5m 362.2m 375.2m P19 Sat 100.5u 868.5m 1.14V 362.19m 375.23 SS N21 Sat 66.87 66.88u 620.18m 485.27m 216m N22 Sat 67.37u 661.33m 661.33m 482.79m 273.6m P18 Sat 66.88u 828.16m 828.16m 438.19m 333.2m P19 Sat 67.37u 828.16m 958.66m 438.18m 333.2 FF N21 Sat 172.85u 339.6m 645.6m 338.3m 206m N22 Sat 175.6u 661.2m 661.2m 335m 300m P18 Sat 172.85u 1V 1V 258.2m 462m P19 Sat 175.6u 1V 1.3V 258.2m 462.4m
Bảng 4.9: Kết quả trước thiết kế vật lý khối phân cực