3) Kiểm tra sản xuất
5.3.2 Layout ma trận cổng
Một kiểu layout ký hiệu dựa trên ký tự được phát triển tại phòng thí nghiệm Bell cụ thể hóa cho các mạch CMOS. Nó cải thiện layout ký hiệu lưới thô bằng cách cung cấp một kiểu layout quy luật trong đó một ma trận giao các hàng khuếch tán transistor và các cột si-líc đa tinh thể được sử dụng. Giao của một hàng và một cột là vị trí của một transistor tiềm tàng (vùng si-líc đa tinh thể giao với vùng khuếch tán).
Sự phát triển của kỹ thuật này từ quan điểm ô tiêu chuẩn được minh họa trong hình 5.5, trong đó hình bên trái minh họa một mạch được thực hiện bằng các thành phần ô cơ bản (bốn mạch NAND 2-đầu vào và một bộ đảo). Chú ý rằng các liên kết giữa các ô là các liên kết kim loại. Thay vì thực hiện các liên kết bằng kim loại, chúng ta có thể thực hiện các cột dải si- líc đa tinh thể theo chiều dọc tương ứng với mỗi tín hiệu cực cửa. Các transistor sau đó có thể được đặt trên các dải dẫn tín hiệu bằng si-líc đa tinh thể và được kết nối với nhau như trong minh họa hình bên phải.
Ở đây, các cột dọc có thể hoặc là các dải si-líc đa tinh thể (S) hoặc các dải khuếch tán (D) (hình 5.6). Các hàng ngang là các transistor và/hoặc các rãnh định đường bằng kim loại. Chú ý rằng các dây kim loại cũng có thể chạy dọc.
Một layout kí hiệu dạng ký tự tương ứng với layout trong hình 5.6 được trình bày trong hình 5.7 trong đó sử dụng các ký hiệu được định nghĩa trong bảng 5.2.
158
Hình 5.5Phát triển của kiểu thiết kế ma trận cổng
Hình 5.6Layout ma trận cổng điển hình với các đường si-líc đa tinh thể và đường khuếch tán
Sơ đồ layout mặt nạ tương ứng của hình 5.7 được trình bày trong hình 5.8. Kỹ thuật ma trận cổng có thể được tổng kết bằng các luật sau:
159 Các dây dẫn loại khuếch tán (với bề rộng cố định) có thể chạy dọc giữa các đường si-
líc đa tinh thể.
Đường dẫn kim loại có thể chạy theo chiều ngang và chiều dọc. Bất cứ đường nào có sự khác biệt với kích thước tối thiểu (chẳng hạn các ray cung cấp nguồn) phải được cụ thể hóa thủ công.
Các transistor có thể chỉ tồn tại trên các cột si-líc đa tinh thể.
Hình 5.7Layout ký hiệu tương ứng của hình 5.6
Layout mặt nạ tương ứng của hình 5.7
Ký hiệu Ý nghĩa
N Transistor kênh n P Transistor kênh p
+ Điểm giao cắt kim loại – poly hoặc kim loại dây khuếch tán
* Điểm tiếp xúc
| Dây dẫn si-lic đa tinh thể hoặc khuếch tán loại n ! Dây dẫn khuếch tán loại p
: Dây dẫn kim loại chạy dọc - Dây dẫn kim loại chạy ngang
Các transistor rộng có thể được xác định bằng cách bắc cầu hai hoặc nhiêu hơn hai ký hiệu N hoặc P.
Để chuyển từ các ký hiệu chữ sang bản biểu diễn (artwork) mặt nạ, ma trận ký tự được xem xét (examine) và các ký tự được mở rộng thành các phần tử mặt nạ tương đương. Các thao tác chẳng hạn như gộp các đường đứt nét nằm ngang thành một dây dẫn kim loại và gộp các thiết bị lân cận nhau được thực hiện trong giai đoạn này. Hình 5.9 trình bày các khoảng cách lưới điển hình, trong đó tuân theo các luật thiết kế đã trình bày trong phần trước. Bước (pitch) của hàng được xác định bởi khoảng cách phân tách tối thiểu cực máng/cực nguồn của hai transistor không liên kết nhau với các tiếp điểm khuếch tán kim loại. Bước của cột được
160 xác định bởi khoảng cách của hai đường si-líc đa tinh thể với một tiếp điểm khuếch tán giữa các đường si-líc đa tinh thể.
Hình 5.8Các khoảng cách cột và hàng của ma trận cổng
Chú ý rằng kiểu thiết kế này là kiểu "công nghệ có thể cập nhật được" vì mô tả thiết kế được lưu giữ dạng kí hiệu. Điều này có nghĩa là các thông tin mặt nạ cơ bản được mã hóa bởi các dạng thức ký tự. Do vậy, việc trích mạch có thể được thực hiện ở mức ký hiệu hoặc ở mức mặt nạ bằng các công cụ trích truyền thống. Chú ý rằng, việc trích mạch thực hiện ở mức ký hiệu là tương đối nhanh.