CƠNG BỐ
4.4.1. So sánh với kết quả của Rasmita Sahoo [27]:
Hình 4.11. So sánh đặc trưng I-V của CNTFET đồng trục với kết quả của Rasmita
Sahoo [27]
Nhận xét:
Hình 4.11a và hình 4.11b khảo sát ảnh hưởng của đường kính ống CNT lên đặc trưng I-V của CNTFET đồng trục. Dạng các đường đặc trưng I-V của hai hình này giống nhau bao gồm ba vùng: vùng tuyến tính, vùng chuyển tiếp và vùng bão
hịa. Khi tăng đường kính ống CNT thì dịng điện đáp ứng trong hai hình này cũng tăng tương ứng. Tuy nhiên khi so sánh độ dốc trong vùng tuyến tính ta thấy kết quả mơ phỏng trong luận án (hình 4.11a) cĩ độ dốc rất cao cho phép linh kiện này đáp ứng nhanh hơn. Cĩ được kết quả này là do tác giả lựa chọn được cấu trúc linh kiện và điều kiện khảo tối ưu.
Hình 4.11c và 4.11d khảo sát ảnh hưởng của điện áp cổng lên đặc trưng I-V của CNTFET đồng trục. Dạng các đường đặc trưng I-V của hai hình cũng giống nhau, khi tăng điện áp cổng thì dịng điện đáp ứng cũng tăng tương ứng.
4.4.2. So sánh với kết quả của Siyuranga [30]:
Hình 4.12. So sánh đặc trưng I-V của CNTFET đồng trục với kết quả của
Siyuranga [30]
Nhận xét:
Hình 4.12a và 4.12b khảo sát ảnh hưởng của tán xạ phonon lên đặc trưng I-V của CNTFET đồng trục. Điện áp cổng được khảo sát tương ứng với các giá trị lần lược là VGS = 0,2V; VGS = 0,4V; VGS = 0,6V. Trong cả hai hình các đường đặc trưng I-V của CNTFET cũng bao gồm ba vùng: vùng tuyến tính, vùng chuyển tiếp và vùng bão hịa. Dịng điện khi cĩ xét đến tán xạ phonon quang (OP Scat) thấp hơn dịng vận chuyển đạn đạo khoảng 9% trong cả hai hình.
Qua so sánh kết quả nghiên cứu cho thấy, chương trình mơ phỏng trong luận án cho kết quả đáng tin cậy và phù hợp với kết quả nghiên cứu của các cơng trình đã cơng bố gần đây. Nhờ cĩ thiết kế cấu trúc mở, chương trình mơ phỏng cho phép người sử dụng lựa chọn các vật liệu, kích thước, điều kiện khảo sát để cĩ thể tối ưu hĩa thiết kế của mình.
4.5. NHẬN XÉT
Các kết quả mơ phỏng trên đã thể hiện đặc trưng của CNTFET đồng dạng với đặc trưng của MOSFET truyền thống và dịng điện chạy qua kênh dẫn trong CNTFET cĩ độ lớn từ vài A đến chục A tùy thuộc vào cấu trúc vật liệu và điều kiện khảo sát. Qua các kết quả mơ phỏng cĩ thể kết luận như sau:
Kim loại dùng làm điện cực nguồn-máng cĩ độ cao rào thế càng lớn thì dịng điện chạy qua kênh dẫn sẽ càng thấp.
Vật liệu điện mơi dùng làm cực cổng cĩ hằng số điện mơi càng lớn cho phép dịng chạy qua kênh dẫn càng cao.
Đường kính ống nanơ càng tăng thì dịng điện chạy qua kênh dẫn càng tăng. Chiều dài kênh dẫn dưới 15 nm dịng điện chạy qua kênh dẫn được giữ ổn
định, Khi chiều dài kênh dẫn lớn hơn 15 nm xuất hiện tán xạ phonon làm cho dịng điện chạy qua kênh dẫn bị suy giảm.
Khi nhiệt độ tăng dịng điện chạy qua kênh dẫn cũng tăng theo, dịng điện tăng mạnh trong vùng từ 1000K đến 1500K. Trong vùng từ 2500K đến 3500K thì dịng điện bão hịa tăng nhẹ và giữ được trạng thái khá ổn định. Điều này cĩ thể khẳng định rằng CNTFET hoạt động rất ổn định với điều kiện thơng thường.
Độ dày lớp ơxit càng tăng thì dịng Id càng giảm.
Điện áp phân cực cho cực cổng và cực nguồn tăng thì dịng cũng tăng theo. Trong mơ phỏng cĩ tính đến tán xạ phonon, khi áp phân cực Vg thấp thì
dịng chuyển dời đạn đạo cao hơn dịng chuyển dời cĩ tính đến tán xạ khoảng 8%. Với áp phân cực Vg = 0.6V thì sự chệnh lệch này là khoảng 9%.
Các đồ thị mơ phỏng CNTFET cho thấy đặc tuyến được chia thành ba vùng rõ rệt: vùng tuyến tính, vùng chuyển tiếp và vùng bão hịa. Với điện áp phân cực Vds > VT thế ngưỡng (khoảng 0.2 V) thì CNTFET đạt được trạng thái bão hịa.
CHƯƠNG 5
ĐỀ XUẤT THỰC NGHIỆM
Nghiên cứu CNTFET đồng trục là hướng nghiên cứu tối đa vì những
tính chất rất hấp dẫn của chúng như: cho khả năng điều khển rất cao, kích thước nhỏ, mật độ tích hợp cao, mức tiêu tán năng lượng thấp, tần số đấp ứng
rất cao cỡ THz...và cũng là hướng nghiên cứu được các nhà cơng nghệ đặc
biệt chú ý hiện nay. Tuy nhiên cơng nghệ chế tạo CNTFET loại này vẫn là một thách thức lớn đối với các nhà cơng nghệ. Gần đây đã cĩ một số nhĩm
thành cơng trong việc chế tạo Si-MOSFET đồng trục cĩ lớp ơxít SiO2 cách
điện bao quanh kênh dẫn được hình thành nhờ quá trình ủ nhiệt, các điện cực
nguồn, máng và cổng được chế tạo sau đĩ. Đâyđược xem như bước khởi đầu
trong việc hình thành và định hướng cho cơng nghệ chế tạo CNTFET đồng
trục. Đề xuất chế tạo CNTFET phẳng dựa trên cơng nghệ chế tạo chíp hiện
hành là một giải pháp hoàn tồn cĩ thể thực hiện trong thời điểm hiện nay.
Ngồi các kết quả mơ phỏng đặc trưng I-V của CNTFET đồng trục được trình bày trong luận án này, tác giả cùng với các thành viên nghiên cứu do PGS.TS. Đinh Sỹ Hiền phụ trách đã nghiên cứu cấu trúc và đặc trưng của CNTFET phẳng, kết quả đã được cơng bố được trính bày trong các tài liệu tham khảo số [43], [44] [45] [46] [47] [48]....Với mong muốn chế tạo được CNTFET phẳng cĩ khả năng thực hiện dựa trên cơng nghệ chế tạo vi mạch hiện hành, cho nên việc đề xuất qui trình chế tạo CNTFET phẳng trong luận án nhằm tạo ra linh kiện cĩ thể làm thực nghiệm để kiểm chứng kết quả mơ phỏng.
Qua thời gian khảo sát các thiết bị hiện cĩ và khả năng đáp ứng cho việc chế tạo linh kiện tại phịng thí nghiệm Cơng nghệ nanơ, Đại học quốc gia Thành phố Hồ Chí Minh tác giả đề xuất qui trình chế tạo CNTFET phẳng với hai cấu hình khác nhau: CNTFET cổng sau riêng biệt và CNTFET cổng trên.
5.1. ĐỀ XUẤT CHẾ TẠO CNTFET LOẠI N CỔNG SAU
Qui trình chế tạo CNTFET cổng sau bao gồm các bước cơ bản như sau :
Bước 1: Chuẩn bị wafer, dựa theo các thiết bị hiện cĩ tại phịng thí nghiệm tác giả đề xuất chọn wafer cĩ đường kính 100 mm, độ dày 525 m, điện trở bề mặt từ 0,01 đến 0,025 ohm.cm. Rửa sạch wafer để chuẩn bị ơxi hĩa.
Bước 2: Ơxi hĩa bề mặt, đưa wafer vào lị ơxi hĩa để tạo lớp SiO2 dày khoảng 250 nm, điều chỉnh thời gian và nhiệt độ đốt lị để đảm bảo độ dày của lớp ơxit silic này. Kiểm tra độ dày lớp SiO2 bằng máy đo chiết suất hình 5.1a.
Bước 3: Tạo điện cực nguồn và máng, sử dụng Vàng hoặc Nhơm (Au, Al làm điện
cực). Độ dày điện cực S và D khoảng 50 nm và cĩ hình mũi nhọn ở vị trí hai đầu nhằm tăng khả năng kết nối của ống với điện cực, khoảng cách giữa hai đầu nhọn khoảng 1 μm hình 5.1b.
Bước 4: Tạo điện cực cổng bằng nhơm (Al) cĩ bề dày 25 nm và bề ngang 800 nm
hình 5.1c. Lớp ơxít nhơm Al2O3 được hình thành trên bề mặt cĩ độ dày khoảng 2 nm đến 3 nm, đây cũng chính là lớp ơxít điện mơi trong cấu trúc của điện cực cổng sau.
Bước 5: Nhỏ một giọt nhỏ (8 μl) dung dịch chứa SWNT đã được pha theo tỷ lệ 0,3mg SWNT+ 5 ml dung mơi phủ lên trên điện cực cổng sao cho lượng dung dịch này bao phủ hai đầu nhọn của hai điện cực nguồn và máng hình 5.1.d. Sử dụng ống nanơ carbon cĩ chiều dài khoảng 1,2 μm và đường kính ống 1nm.
Bước 6: Nối điện cực nguồn (S) với máy phát tín hiệu sin cĩ tần số 1MHz, biên độ
tín hiệu 8 V đỉnh - đỉnh. Cực máng (D) được nối với máy dao động ký để đo tín hiệu. Khi máy phát tín hiệu hoạt động sẽ cung cấp điện trường cho CNTFET, dưới tác động của điện trường các CNT sẽ duỗi thẳng và tạo nên tiếp xúc giữa nguồn và máng. Quan sát trên dao động ký, nếu thấy tín hiệu xuất hiện trên màn hình chứng tỏ rằng giữa hai điện cực đã được kết nối bằng CNT hình 5.1e.
Bước 7: Quan sát kiểm tra cấu trúc của CNTFET vừa chế tạo ra hình 5.1f.
SiO2 SiO2 Al Al 1000 nm SiO2 Al Al2O3 Al Al SiO2 Al Al 8Vp-p 1MHz Oscilloscope Drop of SWNT SiO2 Al Al SWNT SiO2 S D G