ĐỀ CƯƠNG CHI TIẾT CƠ SỞ THIẾT KẾ VLSI Học viện Kỹ thuật mật mã

Trong sơ đồ này cổng đảo được tạo ra trên substrate loại p nhưng pMOS yêu cầu miền body là loại n nên nwell được khuếch tán vào substrate trong vùng lân cận.nMOS có nguồn và máng loại n và miền cổng polysilicon bên trên 1 lớp mỏng SiO2.pMOS có nguồn và máng loại p và miền cổng polysilicon bên trên 1 lớp mỏng SiO2.Các miền polysilicon của 2 tran được nối với nhau tạo thành ngõ vào A. Miền nguồn nMOS được nối với GND, pMOS nối với Vdd. Các miền máng của 2 tran được nối bằng kim loại để tạo ra ngõ ra Y. Một lớp SiO2 dày hơn ngăn không cho kim loại nối tắt với những lớp khác ngoại trừ các nơi các tiếp xúc được khắc axit.Substrate phải được nối với điện áp thấp để tránh không phân cực thuận tiếp giáp pn giữa substrate loại p với nguồn máng n của nMOS, nwell nối với điện áp cao.Quá trình chế tạoOxi hóa wafer để tạo thành lớp SiO2 trên bề mặt, oxide này được định khuôn mẫu để xác định nwell. Chất cản quang được kéo trên wafer, ánh sáng truyền qua nơi mà nwell sẽ hiện diện.Chất cản quang được loại bỏ để phô bày oxide. Oxide được khắc axit mạnh HF tại những nơi không có chất cản quang, tiếp đến lướp chất cản quang sẽ được loại bỏ bằng cách khắc axit piranha.Well đã được tạo ra tại nơi mà substrate không được phủ bới oxide, có thể đưa chất kích tạp bằng cách khuếch tán diffusion hoặc cấy ion. Trong qua trình khuếch tán, wafer được đặt trong lò nung cùng với khí chứa chất kích tạp. Sau cùng phần oxide còn lại được loại bỏ bằng HF còn lại wafer trần với các well ở vị trí thích hợp.Tiếp theo là các miền cổng các tran được tạo thành. Miền này bao gồm silicon đa tinh thể, bên trên lớp oxide mỏng. Wafer được đặt vào lò phản ứng cùng với SiH4 và nung nóng để lớp polysilicon được kích tạp nhiều để tạo thành chất dẫn điện tốt, và wafer được định khuôn mẫu bằng chất cản quang và mặt nạ polysilicon, để lại các miền cổng polysilicon.Những miền n được khuếch tán tạo thành miền tích cực của tran và tiếp xúc well, giống như well, lớp oxide bảo vệ được hình thành và được định nghĩa khuôn mẫu bằng mặt nạ ndiffusion để phơi bày nhwunxg miền chất kích tạp tần đến. Những miền n thường được tạo bằng việc cấy ion, sau cùng oxide bảo vệ được lột bỏ.Qáu trình lặp lại đối với mặt nạ pdifusion. Oxide trường dày được phủ lên chip để cách ly wafer khỏi kim looiaj và được định khuôn mẫu bằng mặt nạ tiếp xúc để lại accs đường tiếp xúc.Kim loại nhôm sẽ được thổi lên trên toàn bộ wafer, lấp đầy các đường cắt tiếp xúc. Kim loại được định khuôn mẫu bằng mặt nạ kim loại và được khắc axit thể plasma để loại bỏ kim loại ở mọi nơi trừ nơi những dây dẫn cần được giữ nguyên.

Đề Cương Cơ Sở Thiết Kế VLSI I LÝ THUYẾT Layout chế tạo CMOS: Mặt cắt ngang cổng đảo, Quá trình chế tạo Các chế độ làm việc MOS transistor Chế tạo NMOS PMOS Quan hệ dòng điện điện áp Cơng nghệ xử lý CMOS, thực quy trình sau: - Hình thành wafer - Kỹ thuật in ảnh litơ - Hình thành well kênh - Cách ly - Oxide cổng - Hình thành cổng máng/nguồn - Tiếp xúc tạo kim loại II BÀI TẬP Vẽ đặc tuyến dòng điện – điện áp transistor MOS Tính tốn tham số mạch điện: trì hỗn mạch (trì hỗn tăng, trì hỗn giảm), nỗ lực logic, trì hỗn ký sinh Thiết kế mạch logic bản: thích mạch điện điện dung điện trở, Phác thảo mạch điện theo trình chuyển đổi đầu giảm, tăng Viết chương trình thiết kế mơ phần tử logic VHDL (Bỏ qua khai báo thư viện) I, Lý thuyết Câu 1: Layout chế tạo CMOS: Mặt cắt ngang cổng đảo, Quá trình chế tạo? Mặt cắt ngang cổng đảo Trong sơ đồ cổng đảo tạo substrate loại p pMOS yêu cầu miền body loại n nên n-well khuếch tán vào substrate vùng lân cận nMOS có nguồn máng loại n miền cổng polysilicon bên lớp mỏng SiO2 pMOS có nguồn máng loại p miền cổng polysilicon bên lớp mỏng SiO2 Các miền polysilicon tran nối với tạo thành ngõ vào A Miền nguồn nMOS nối với GND, pMOS nối với Vdd Các miền máng tran nối kim loại để tạo ngõ Y Một lớp SiO dày ngăn không cho kim loại nối tắt với lớp khác ngoại trừ nơi tiếp xúc khắc axit Substrate phải nối với điện áp thấp để tránh không phân cực thuận tiếp giáp p-n substrate loại p với nguồn máng n nMOS, n-well nối với điện áp cao Mặt cắt ngang cổng đảo với tiếp xúc substrate well Q trình chế tạo - Oxi hóa wafer để tạo thành lớp SiO2 bề mặt, oxide định khuôn mẫu để xác định n-well Chất cản quang kéo wafer, ánh sáng truyền qua nơi mà n-well diện - Chất cản quang loại bỏ để phô bày oxide Oxide khắc axit mạnh HF nơi khơng có chất cản quang, tiếp đến lướp chất cản quang loại bỏ cách khắc axit piranha - Well tạo nơi mà substrate khơng phủ bới oxide, đưa chất kích tạp cách khuếch tán diffusion cấy ion Trong qua trình khuếch tán, wafer đặt lị nung với khí chứa chất kích tạp Sau phần oxide lại loại bỏ HF lại wafer trần với well vị trí thích hợp - Tiếp theo miền cổng tran tạo thành Miền bao gồm silicon đa tinh thể, bên lớp oxide mỏng Wafer đặt vào lò phản ứng với SiH4 nung nóng để lớp polysilicon kích tạp nhiều để tạo thành chất dẫn điện tốt, wafer định khuôn mẫu chất cản quang mặt nạ polysilicon, để lại miền cổng polysilicon - Những miền n khuếch tán tạo thành miền tích cực tran tiếp xúc well, giống well, lớp oxide bảo vệ hình thành định nghĩa khn mẫu mặt nạ n-diffusion để phơi bày nhwunxg miền chất kích tạp tần đến Những miền n thường tạo việc cấy ion, sau oxide bảo vệ lột bỏ - Qáu trình lặp lại mặt nạ p-difusion Oxide trường dày phủ lên chip để cách ly wafer khỏi kim looiaj định khuôn mẫu mặt nạ tiếp xúc để lại accs đường tiếp xúc - Kim loại nhôm thổi lên toàn wafer, lấp đầy đường cắt tiếp xúc Kim loại định khuôn mẫu mặt nạ kim loại khắc axit thể plasma để loại bỏ kim loại nơi trừ nơi dây dẫn cần giữu nguyen Câu 2: Các chế độ làm việc MOS transistor Xét nMOS, có chế độ hoạt động Chế độ ngưng(cutoff) Ids = Nguồn máng có điện tử tự do, thân có lỗ tự khơng có điện tự tự Các tiếp giáp than- nguồn máng phân cực ngược nên khơng có dịng điện chạy qua Tuyến tính Điện áp cổng lớn điện áp ngưỡng, miền nghịch chuyển điện tử (kênh) nối nguồn với máng tạo đường dẫn điện Nếu Vds = 0, khơng có trường điện đẩy dịng điện từ máng đến nguồn Khi có điện áp dương nhỏ Vda đặt vào máng dòng điện Ida chạy ngang từ máng đến nguồn Nếu Vda đủ lớn, Vgd < Vt, kênh bị thắt Bão hòa Vgs > Vt, Vds lớn, transistor hoạt động dòng điện trở nên độc lập với Vds Dòng Ids bị điều khiển điện áp cổng khơng cịn bị ảnh hưởng bở máng Câu 3: Chế tạo NMOS PMOS Mỗi Transistor bao gồm stack bao gồm cổng dẫn điện, lớp cách điện SiO2 substrate nMOS xây dựng than loại -p miền bán dẫn loại -n gần cổng có tên nguồn(source) máng(drain) Thân nMOS nối đất, tiếp giáp p-n từ nguồn máng đến thân phân cực ngược, cổng nối đất, khơng có dịng điện chạy ngang qua tiếp giáp phân cực ngược, transistor tắt Nếu điện áp cổng tăng đủ lớn, số lượng điện tử vượt số lỗ miền mỏng bên cổng hình thành gọi kênh nghịch chuyển để hoạt động chất bán dẫn loại n, đưỡng dân hạt mang điện hình thành từ nguồn đến máng chảy qua kênh, lúc transistor dẫn pMOS ngược lại, bao gồm miền nguồn máng loại –p với thân loại –n Trong công nghệ CMOS với hai Transistor sử dụng, substrate loại –n –p Thân pMOS giữ điện áp cao, cổng mức điện áp cao, tiếp giáp nguồn máng phân cực ngược khơng có dịng điện chảy qua nên transistor tắt Khi điện áp cổng giảm xuống thấp đủ thấp cổng nghịch chuyển kênh, đường dẫn hạt mang điện dương hình thành từ nguồn đến máng dịng điện chạy qua kênh, transistor dẫn Câu 4: Quan hệ dòng điện điện áp Trong miền ngưng khơng có kênh dòng điện chạy từ máng đến nguồn Trong miền khác, cổng thu hút hạt mang điện để tạo thành kênh Điện tử trôi từ nguồn đến máng tốc độ tỉ lệ với trường điện miền cổng thu hút hạt mang điện (điện tử) để tạo thành kênh điện tích kênh Qchannel là: Cg điện dung cổng đến kênh, Vgc -Vt lượng điện áp thuhút điện tích đến kênh vượt mức tối thiểu cần có để nghịch chuyển từ p thành n Nếu cổng có chiều dài L, bề rộng W bề day oxide tox, điện dung là: Trong số điện mơi εox SIO2 ε0 số điện môi chân không, 8.85 x 10-14 F/cm Hằng số tỉ lệ μ gọi độ linh động (mobility) Trường điện E sai biệt điện áp nguồn máng Vds chia cho chiều dài kênh Thời gian cần có để hạt mang điện ngang qua kênh chiều dài kênh chia cho vận tốc hạt mang điện L/v dịng điện nguồn máng là: Trong biểu thức dòng điện bão hòa độc lập với Vds Biểu thức hợp lệ với > > Đôi để thuận tiện ta định nghĩa dòng điện tran dẫn (ON) hoàn toàn, nghĩa = = Dòng điện nguồn máng lượng tổng điện tích kênh chia cho thời gian cần có để ngang qua kênh Câu 5: Công nghệ xử lý CMOS? Thực quy trình? Những cơng nghệ CMOS: - Xử lý n-well - Xử lý p-well - Xử lý twin-well - Xử lý triple-well Hình thành wafer Wafer có đường kính thay đổi từ 75-300nm có bề dày nhỏ 1mm, cắt từ thỏi silicon đơn tinh thể tạo phương pháp Czochralski Tinh thể hạt giống nhúng vào nấu chảy Một lị sưởi than chì nung nóng bao quanh lị nấu chảy silic kết tinh trì nấu chảy giữ nhiệt độ > 1425 độ C khoảng vài độ Hạt giống kéo từ từ khỏi lò náu chảy theo chiều dọc đồng thời quay trịn Silicon nóng chảy tiếp xúc với hạt giống kết tinh lại Việc kéo hạt giống tốc độ quay xác định đường kính thỏi Kỹ thuật in ảnh litô Việc định khuôn mẫu nhận thông qua trinhg xử lý gọi kỹ thuật in ảnh lito Phương pháp dung để xác định nhwunxg bề mặt cần quan tâm wafer thông qua việc sử dụng chất cản quang Wafer phủ lớp chất cản quang chiếu ánh sáng có lựa chọn thông qua mặt nạ quang Tiếp đến dung môi sử dụng để làm tan chất cản quang không phơi sáng, để lại phần chất cản quang phơi sáng khơng hịa tan Mặt nạ quang(lưới) nhỏ so với wafer, động bước di chuyển lưới đến vị trí liên tiếp để phơi hồn tồn wafer Bước sóng nguồn ánh sáng chi phối kích thước đặc trưng tối thiểu in Hình thành well kênh Cấy ion phương pháp cấy well nguồn/máng chuẩn sử dụng Trong qua tình xử lsy triple-well, trước tiên n-well sâu đẩy vào substrate loại p thường cách sử dụng cấy ion lượng cao MeV Việc cấu 2-3MeV n-well từ 2,5-3µm Tiếp đến ác miền n-well p-well cạn cấy, sau well hình thành, mức kích tạp điều chỉnh để thiết lập điện ps ngưỡng theo mong muốn Cách ly Dù không tạo lúc phần riêng rẽ trình xử lý CMOS cần cách ly với cho chúng khơng có tương tác không mong đợi với Kế đến việc ngăn ngừa hình thành 1kênh mos kí sinh, điều đạt cách sử dụng oxide mỏng phần cổng, dày với phần khác Oxide dày làm tăng điện áp ngưỡng giá trị điện áp cấp ddieenj nên ngăn ngừa khơng có kênh hình thành substrate Trong trình xử lý cổng kim loại có lớp Oxide mỏng đồng đều, khuếch tán chắn kênh bao quanh transistor phương pháp cách ly transitor Việc cách ly dung rãnh dễ dàng việc cách ly phản ứng dễ bị ảnh hưởng nhiễu chip khỏi phần số Oxide cổng Oxide cổng phổ biến SiO2, trường hợp miền nguồn máng xác định STI, Oxide cổng phát triển bên cấu trúc làm phẳng Cấu trúc Oxide chổng cổng (gate stack) Nhiều trình xử lý hệ 180nm muộn cung cấp tối thiểu hai bề mặt dày Oxide Một trình xử lý cung cấp nhiều Oxide cho Transistor logic phép thỏa hiệp tốc độ dịng điện rỉ cổng Hình thành cổng máng/nguồn Các bước xác định cổng, nguồn, máng cổng polysilicon tự hàng: - Phát triển Oxide cổng nơi mà Transistor cấp điện, nơi khác có oxide dày - Lắng đọng polysilicon chip - Tạo khuôn mẫu polysilicon chip - Khắc axid Oxide cổng phơi - Cấy ion miền nguồn máng Tiếp xúc tạo kim loại Các đoạn tiếp xúc thực cho nguồn, máng cổng tương ứng với mặt nạ tiếp xúc, khoảng trống khắc acid điện môi khoảng ngắn nguồn /máng Trong tình xử lý, tungsten sử dụng làm lớp linh kiện nối cục Tạo kim loại trình xây dựng dây dẫn để kết nối linh kiện Nguyên tử Al làm cho bốc lắng động wafer, tạo plasma khí ion hóa trơ, ion tập trung bìa Al plasma đánh bật nguyen tử kim loại, tiếp đến nguyên tử kim loại lắng đọng wafer Khắc acid ướt khô sử dụng đẻ loại bỏ kim loại không mong muốn.Các via theo sau việc tạo kim loại áp dụng II, Bài tập Câu Vẽ đặc tuyến dòng điện – điện áp transistor MOS (Thông tin thêm lý thuyết) Quan hệ giữ dòng điện điện áp Như giới thiệu trên, Transistor MOS có miền hoạt động: - Miền ngưng (cutoff) ngưỡng (subthreshold) - Miền tuyến tính khơng bão hịa - Miền bão hịa Ta mơ hình bậc (Shockley lý tưởng) lên quan đến dòng điện điện áp (I-V) Transistor NMOS miền nêu Trong miền cutoff (Vgs < Vt, khơng có kênh dịng điện từ máng đến nguồn Trong miền khác, cổng thu hút hạt mang điện (điện tử) để tạo thành kênh Điện tử trôi từ nguồn đến máng tốc độ tỉ lệ với trường điện miền Vậy ta tính dịng điện ta biết lượng điện tích kênh tốc độ hạt mang điện di chuyển Ta biết điện tích tụ điện Q = CV Như vậy, điện tích kênh Qchannel là: (2.1) Hình 2.6 Điện áp trung bình cổng đến kênh 10 ... máng Vds chia cho chi? ??u dài kênh Thời gian cần có để hạt mang điện ngang qua kênh chi? ??u dài kênh chia cho vận tốc hạt mang điện L/v Do vậy, dòng điện nguồn máng lượng tổng điện tích kênh chia cho... lại Việc kéo hạt giống tốc độ quay xác định đường kính thỏi Kỹ thuật in ảnh litơ Việc định khuôn mẫu nhận thông qua trinhg xử lý gọi kỹ thuật in ảnh lito Phương pháp dung để xác định nhwunxg bề... (mobility) Trường điện E sai biệt điện áp nguồn máng Vds chia cho chi? ??u dài kênh Thời gian cần có để hạt mang điện ngang qua kênh chi? ??u dài kênh chia cho vận tốc hạt mang điện L/v dòng điện nguồn