THÔNG TIN TÀI LIỆU
BỘ QUỐC PHÒNG HỌC VIỆN KỸ THUẬT QUÂN SỰ TẠ VĂN THÀNH NGHIÊN CỨU PHƯƠNG PHÁP HIỆU CHỈNH CÁC SAI LỆCH KÊNH TRONG ADC GHÉP XEN THỜI GIAN Chuyên nghành: KỸ THUẬT ĐIỆN TỬ Mã số: 52 02 03 TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT Hà Nội - 2021 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI HỌC VIỆN KỸ THUẬT QUÂN SỰ - BỘ QUỐC PHÒNG DANH MỤC CÁC CƠNG TRÌNH SỬ DỤNG TRONG LUẬN ÁN J1 V.-T Ta, V.-P Hoang, V.-P Pham, and C.-K Pham, "An improved alldigital background calibration technique for channel mismatches in high Người hướng dẫn khoa học: PGS TS Hoàng Văn Phúc speed time-interleaved analog-to-digital converters," Electronics, vol 9, no 1, p 73, 2020 (SCIE - Q1) DOI: https://doi.org/10.3390/electronics9010073 J2 T Van-Thanh, H Van-Phuc, T Xuan Nam, "All-digital background calibration technique for offset, gain and timing mismatches in time-interleaved ADCs," EAI Endorsed Transactions on Industrial Networks and Intelligent Phản biện 1: PGS TS Bạch Nhật Hồng Systems, vol 6, no 21, 2019 J3 T Van-Thanh, H Van-Phuc, "Combined Power Ratio Calculation, Hadamard Transform and LMS-Based Calibration of Channel Mismatches in Time- Phản biện 2: PGS TS Trần Đức Tân Interleaved ADC," VNU of Science: Computer Science and Communication Engineering, vol 32, no 2, 2020 Phản biện 3: TS Hoàng Văn Xiêm C1 Van-Thanh Ta, Y H Thi, H Le Duc and V.-P Hoang, "Fully Digital Background Calibration Technique for Channel Mismatches in TIADCs," Proceeding of the 2018 5th NAFOSTED Conference on Information and Computer Science (NICS), 2018, pp 270-275 DOI: 10.1109/NICS.2018.8606871 Luận án bảo vệ trước Hội đồng đánh giá luận án cấp Học viện theo Quyết định số 3516 ngày 06 tháng năm 2021 Giám đốc Học viện Kỹ thuật Quân sự, họp Học viện Kỹ thuật Quân vào hồi ngày tháng năm 2021 Có thể tìm hiểu luận án tại: - Thư viện Quốc gia Việt Nam - Thư viện Học viện Kỹ thuật Quân C2 Van-Thanh Ta, Van-Phuc Hoang, "Sequential All-Digital Background Calibration for Channel Mismatches in Time-Interleaved ADC," Intelligent Computing in Engineering, Springer, 2020, pp 1081-1089 MỞ ĐẦU KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN CỦA LUẬN ÁN Một số kết đạt luận án Nghiên cứu, đề xuất thực thành công phương pháp hiệu chỉnh cho ba sai lệch kênh TIADC bao gồm: sai lệch chiều, sai lệch khuếch đại sai lệch định thời Phương pháp đề xuất kiểm chứng thông qua mô phần mềm MATLAB thực thi thử nghiệm cơng nghệ FPGA Đóng góp cơng bố cơng trình khoa học: 03 báo đăng tạp chí, hội nghị khoa học uy tín (trong có đăng tạp chí quốc tế báo đăng tạp chí khoa học nước báo đăng kỷ yếu hội nghị quốc tế) Nghiên cứu, đề xuất thực thành công phương pháp hiệu chỉnh đồng thời sai lệch khuếch đại sai lệch định thời sau hiệu chỉnh sai lệch chiều TIADC Theo đó, sai lệch chiều hiệu chỉnh trước kỹ thuật tính trung bình mẫu đầu ADC thành phần Sau đó, sai lệch khuếch đại sai lệch định thời hiệu chỉnh đồng thời cách kết hợp sử dụng ma trận Hadamard lọc vi phân thông dải Phương pháp đề xuất kiểm chứng thông qua mô phần mềm MATLAB thực thi thử nghiệm công nghệ FPGA Đóng góp cơng bố cơng trình khoa học: đăng tạp chí quốc tế thuộc danh mục SCIE báo đăng kỷ yếu hội nghị khoa học quốc gia có uy tín Hướng phát triển luận án Nghiên cứu, đề xuất phương pháp hiệu để hiệu chỉnh cho sai lệch kênh TIADC, sử dụng thuật tốn thích nghi khác, chẳng hạn FxLMS, RLS, để ước lượng sai lệch kênh TIADC Nghiên cứu, đề xuất phương pháp hiệu chỉnh cho sai lệch băng thông TIADC Nghiên cứu, đề xuất phương pháp hiệu chỉnh cho tất sai lệch kênh TIADC Các sai lệch bao gồm sai lệch chiều, sai lệch khuếch đại, sai lệch định thời sai lệch băng thông 24 Động lực nghiên cứu: Ngày nay, hệ thống thông tin liên lạc vô tuyến ngày phát triển đạt nhiều thành tựu Cùng với đời chuẩn truyền thông Trong đó, máy thu lấy mẫu trực tiếp nghiên cứu, phát triển ứng dụng nhiều Trong máy thu này, người ta mong muốn đưa trình xử lý tín hiệu số lại gần ăng-ten nhằm mục đích loại bỏ số thành phần tương tự lọc, trộn, khuếch đại Điều cho phép máy thu lập trình điều chỉnh thiết kế Do đó, máy thu linh hoạt có khả tái cấu hình cao Để thực mục đích chuyển đổi tương tự - số (ADC: Analog-to-Digital Converter) đóng vai trị quan trọng Các ADC phải đảm bảo làm việc tốc độ cao, độ phân giải cao công suất tiêu thụ thấp Để đáp ứng yêu cầu ADC ghép xen thời gian (TIADC: Time-Interleaved ADC) giải pháp có nhiều triển vọng Các TIADC sử dụng M ADC đơn có độ phân giải cao, tốc độ thấp hoạt động song song, lấy mẫu tín hiệu vào xen kẽ mặt thời gian Tín hiệu số từ kênh ADC ghép lại với để tạo thành chuỗi liệu số đầu TIADC Do đó, lý tưởng, TIADC giúp tăng tốc độ lấy mẫu lên M lần (với M số kênh ghép xen thời gian) so sới tốc độ lấy mẫu ADC đơn Ngồi ra, TIADC giúp giảm cơng suất tiêu thụ so với sử dụng ADC đơn lấy mẫu tốc độ cao Tuy nhiên, TIADC thực tế xảy sai lệch kênh bao gồm sai lệch chiều (offset mismatch), sai lệch khuếch đại (gain mismatch), sai lệch định thời (timing skew timing mismatch) sai lệch băng thông (bandwidth mismatch) Các sai lệch kênh tạo thành phần hài không mong muốn phổ tần đầu làm suy giảm nghiêm trọng hiệu TIADC [1-4] Với lý trên, yêu cầu đặt phải hiệu chỉnh sai lệch kênh TIADC máy thu lấy mẫu trực tiếp Yêu cầu nhiều học giả nước quan tâm nghiên cứu Do đó, đề tài “ Nghiên cứu phương pháp hiệu chỉnh sai lệch kênh ADC ghép xen thời gian ” mang tính cấp thiết, có ý nghĩa khoa học cao phù hợp với xu thời đại Đề tài tập trung đề xuất phương pháp hiệu chỉnh sai lệch chiều, sai lệch khuếch đại sai lệch định thời TIADC Những kết đạt luận án góp phần xây dựng sở lý thuyết vững hiệu chỉnh sai lệch kênh TIADC, góp phần đưa phương pháp ứng dụng sản phẩm thực tế Các đóng góp luận án: Đề xuất phương pháp hiệu chỉnh sai lệch kênh TIADC bao gồm: sai lệch chiều, sai lệch khuếch đại sai lệch định thời Đề xuất phương pháp hiệu chỉnh đồng thời sai lệch khuếch đại sai lệch định thời sau hiệu chỉnh sai lệch chiều TIADC Các đề xuất kiểm nghiệm mô phần mềm MATLAB kiểm chứng thông qua thực thi phần cứng FPGA sai lệch định thời ước lượng thuật toán LMS Kết hiệu chỉnh phương pháp đề xuất so sánh với cơng trình cơng bố gần cho kết tốt Phương pháp đề xuất thứ hai thực hiệu chỉnh sai lệch chiều trước kỹ thuật tính trung bình mẫu đầu ADC Tuy nhiên, sai lệch khuếch đại sai lệch định thời hiệu chỉnh đồng thời cách kết hợp sử dụng ma trận Hadamard lọc vi phân thông dải để sửa lỗi sai lệch Các sai lệch ước lượng sử dụng thuật toán LMS Kết cho thấy phương pháp đề xuất loại bỏ hoàn toàn hài sai lệch kênh gây Các kết hai phương pháp đề xuất kiểm chứng thông qua kết mô phần mềm MATLAB thực nghiệm phần cứng FPGA Bố cục luận án: Luận án tổ chức sau: mở đầu; chương nội dung; kết luận hướng nghiên cứu tiếp theo; danh mục cơng trình cơng bố tài liệu tham khảo 23 (a) PSD [dB] -50 -100 -150 Chương 0,05 0,1 0,15 0,25 0,3 0,35 0,4 0,45 0,5 Tần số chuẩn hóa [f/fs] (b) PSD [dB] 0,2 Tổng quan biến đổi tương tự - số ghép xen thời gian -50 -100 -150 0,05 0,1 0,15 0,2 0,25 0,3 0,35 0,4 0,45 1.1 0,5 Tần số chuẩn hóa [f/fs] Hình 3.9: Phổ tần đầu TIADC trước sau hiệu chỉnh tín hiệu vào hình sin đa âm: (a) trước hiệu chỉnh, (b) sau hiệu chỉnh Bảng 3.3: Tiêu hao tài nguyên phần cứng FPGA kỹ thuật đề xuất Tài nguyên LUT LUT RAM Flip-Flop (FFs) DSP slices Fmax XC7Z020 CLG484-1 SoC 10.600/53.200 (19,92%) 66/17.400 (0,38%) 7281/106.400 (6,84%) 30/220 (13,64%) 102,7 MHz Bảng 3.4: Bảng so sánh kỹ thuật đề xuất với cơng trình cơng bố Tham số so sánh TCAS-I 2013 TCAS-I 2018 CSSP 2017 [10] [80] [38] Loại sai lệch kênh G, T∗ O, G, T∗ O, G, T∗ Hiệu chỉnh mù Có Có Có Hiệu chỉnh Có Có Có Số kênh ghép xen 8 Tần số lấy mẫu (fs ) – 32 GS/s 3,072 GS/s Tần số đầu vào 0,45fs 0,18fs 0,1fs Số bit 10 12 Thời gian hội tụ (mẫu) 60K 40K 11K Cải thiện SNDR (dB) 25 36,55 21 Cải thiện SFDR (dB) – 43,72 – ∗ O: Sai lệch chiều, G: Sai lệch khuếch đại, T: Sai lệch định thời Kỹ thuật đề xuất O, G, T∗ Có Có 2,7 GS/s 0,45fs 11 10K 43,7 74 xuất thứ thực hiệu chỉnh sai lệch kênh Phương pháp thực hiệu chỉnh sai lệch kênh từ sai lệch chiều, sai lệch khuếch đại sai lệch định thời trình bày Chương Trong đó, 22 Tổng quan biến đổi tương tự - số ghép xen thời gian Trước phát triển nhanh chóng hệ thống thông tin vô tuyến chuẩn truyền thơng địi hỏi chuyển đổi tương tự - số (ADC) phải có tốc độ lấy mẫu cao, độ phân giải cao công suất tiêu thụ thấp Để đáp ứng u cầu ADC ghép xen thời gian (TIADC) giải pháp triển vọng Nguyên lý hoạt động TIADC minh họa Hình 1.1 Trong đó, TIADC sử dụng M ADC đơn có tốc độ lấy mẫu thấp, độ phân giải cao để lấy mẫu tín hiệu tương tự x(t) xen kẽ mặt thời gian tần số lấy mẫu fs /M (với fs M tần số lấy mẫu số kênh TIADC) Tín hiệu số từ kênh ADC đơn ghép lại với để tạo thành đầu số y[n] TIADC có tần số lấy mẫu fs Vì vậy, lý tưởng, TIADC giúp tăng tốc độ lấy mẫu lên M lần giữ độ phân giải cao ADC thành phần Các nghiên cứu rằng, tăng tần số lấy mẫu, TIADC giữ cơng suất tiêu thụ tăng tuyến tính mà không tăng theo hàm mũ sử dụng ADC đơn [3,23,24] 0 t fs M ADC0 x t 1 t fs M ADC1 M 1 t fs M ADCM 1 MTs y0 n y1 n 0 t Ts Ghép y n kênh fs 1 t M 1 t yM 1 n (b) (a) Hình 1.1: Mơ hình (a) giản đồ thời gian (b) TIADC M kênh M −1 +∞ (gi x((kM + i)Ts + ti ) ∗ hτi (t) + oi ) δ(t − (kM + i)Ts ), M −1 i=0 PSD [dB] M ×X j ω−k ωs j ω−k M gi Hi k=−∞ ωs M + 0,1 0,15 0,2 M −1 i=0 M 0 0,05 0,1 0,15 2π k=−∞ ωs M 0,4 0,45 0,5 0,2 0,25 0,3 0,35 0,4 0,45 0,5 0,2 0,25 0,3 0,35 0,4 0,45 0,5 Tần số chuẩn hóa [f/fs] (c) SNDR: 59,6 dB SFDR: 92,2 dB -50 -100 0,05 0,1 0,15 (1.1) (a) SNDR: 15,9 dB SFDR: 18,2 dB -50 -100 -150 0,05 0,1 0,15 0,2 0,25 0,3 0,35 0,4 0,45 0,5 0,35 0,4 0,45 0,5 0,35 0,4 0,45 0,5 Tần số chuẩn hóa [f/fs] ω oi e−jki M δ ω − k 0,35 -100 2π s e−j ω−k M ti e−jki M +∞ 0,3 -50 (b) Ts 0,25 Tần số chuẩn hóa [f/fs] (b) +∞ 0,05 Hình 3.7: Phổ tần đầu TIADC với tín hiệu vào hình sin đơn âm: (a) trước hiệu chỉnh, (b) sau hiệu chỉnh sai lệch chiều, (c) sau hiệu chỉnh sai lệch khuếch đại sai lệch định thời si x ˆi SNDR: 15,9 dB SFDR: 18,2 dB -100 i=0 k=−∞ Y (jω) = Ts (a) -50 Tần số chuẩn hóa [f/fs] PSD [dB] y(t) = PSD [dB] TIADC giải pháp hứa hẹn cho máy thu lấy mẫu trực tiếp RF Tuy nhiên, thực tế, sai lệch trình xử lý, điện áp, nhiệt độ, dẫn đến khác thành phần độ lệch chiều, độ khuếch đại, thời gian lấy mẫu băng thông kênh với Sự khác thành phần kênh gọi sai lệch chiều oi , sai lệch khuếch đại gi , sai lệch định thời ti sai lệch băng thông hτi (t) Các sai lệch kênh tạo hài không mong muốn phổ tần đầu làm suy giảm nghiêm trọng hiệu TIADC [1-4,37-42] Mơ hình TIADC M kênh bao gồm lỗi sai lệch kênh minh họa Hình 1.2 Đầu TIADC có tất sai lệch kênh biểu diễn miền thời gian miền tần số sau [3,20,27]: PSD [dB] Các sai lệch kênh TIADC PSD [dB] 1.2 (1.2) -50 -100 -150 0,05 0,1 0,15 0,2 0,25 0,3 Tần số chuẩn hóa [f/fs] Trong đó, xˆi kênh thứ i thu bao gồm tất lỗi, si chuỗi xung Dirac Biểu thức rằng, có tất lỗi tín hiệu đầu vào điều chế biểu thức ngoặc bao gồm tích sai lệch (c) PSD [dB] SNDR: 60,39 dB SFDR: 81,40 dB -50 -100 -150 0,05 0,1 0,15 0,2 0,25 0,3 Tần số chuẩn hóa [f/fs] 0 ( t + t0 ) o0 h g0 ADC0 1 ( t + t1 ) x (t ) y0 n o1 h1 g1 ADC1 M −1 ( t + tM −1 ) y1 n Ghép kênh y n oM −1 h M −1 g M −1 ADCM −1 yM −1 n Hình 1.2: Mơ hình sai lệch kênh TIADC M kênh Hình 3.8: Phổ tần đầu TIADC sau thực thi phần cứng FPGA tín hiệu vào hình sin đơn âm: (a) trước hiệu chỉnh, (b) sau hiệu chỉnh sai lệch chiều, (c) sau hiệu chỉnh sai lệch khuếch đại sai lệch định thời 3.3 Kết luận chương Trên sở mơ hình hệ thống TIADC M kênh bao gồm sai lệch chiều, sai lệch khuếch đại, sai lệch định thời phương pháp hiệu chỉnh sai lệch Chương 2, Chương đề xuất hai phương pháp hiệu chỉnh miền số cho ba sai lệch kênh TIADC Trong đó, phương pháp đề 21 đầu ADC tương ứng Sai lệch khuếch đại sai lệch định thời hiệu chỉnh đồng thời cách sử dụng ma trận Hadamard cho việc sửa lỗi thuật toán LMS cho việc ước lượng lỗi Quá trình ước lượng sửa lỗi sai lệch khuếch đại sai lệch định thời sử dụng lọc vi phân thơng dải thay lọc vi phân lý tưởng Kỹ thuật đề xuất kiểm chứng thông qua kết mô phần mềm MATLAB kết thực thi phần cứng FPGA Sau hiệu chỉnh, kỹ thuật đề xuất đạt hiệu tốc độ hội tụ thuật toán ước lượng cao so với phương pháp thông thường Đề xuất công bố cơng trình C1 J1 Trong đó, cơng trình C1 kết bước đầu kiểm chứng thông qua mô MATLAB Kết đánh giá lại chi tiết bổ sung thêm kết thực thi phần cứng so sánh với cơng trình khác cơng trình J1 khuếch đại, băng thông sai lệch định thời Những lỗi xuất tần số ±ωin + k ωMs , ωin tần số đầu vào Trong đó, sai lệch chiều thành phần cộng thêm vào tín hiệu, độc lập với tín hiệu vào xuất vị trí k ωMs 1.3 Ảnh hưởng sai lệch kênh TIADC 1.3.1 Ảnh hưởng sai lệch chiều Xét TIADC có sai lệch chiều khơng có sai lệch khác (tức gi = 1, ti = hτi (t) = 1) Khi đó, ảnh hưởng sai lệch chiều lên đầu TIADC thể công thức (1.3) (1.4) [1,20,35] Điều minh họa Hình 1.3 M −1 +∞ ADCM-1 𝑦1 𝑘 + + 𝑜1 𝑦𝑀−1 𝑘 + + TB + - + 𝑜𝑀−1 Hiệu chỉnh sai lệch chiều H 𝐱𝑒 𝑛 - Bộ lọc Notch y𝑛 𝐜𝑔 𝑛 𝐲𝒆 𝑛 hbd n H Sửa lỗi sai lệch khuếch đại sai lệch định thời 𝐜𝑡 𝑛 H Ước lượng sai lệch khuếch đại sai lệch định thời Hình 3.6: Mơ hình hiệu chỉnh đề xuất cho sai lệch kênh TIADC M kênh Kết mô thực thi phần cứng FPGA tín hiệu vào hình sin đơn âm thể Hình 3.7 Hình 3.8 Kết cho thấy, thực thi phần cứng, kỹ thuật đề xuất cải thiện 44,49 dB dB SNDR 63,2 dB SFDR Ngoài ra, thời gian hội tụ kỹ thuật đề xuất sau 10000 mẫu (tương ứng 3,7 µs) Bên cạnh đó, sau mơ kỹ thuật đề xuất với tín hiệu vào hình sin đa âm hài sai lệch kênh loại bỏ minh họa Hình 3.9 Kết sử dụng tài nguyên phần cứng FPGA kết so sánh với cơng trình cơng bố thể Bảng 3.3 Bảng 3.4 Kết so sánh cho thấy kỹ thuật đề xuất thực thi phần cứng với tài ngun ít, có hiệu cao thời gian hội tụ so với cơng trình khác 20 Ts +∞ X j ω−k k=−∞ ωs M + Ts +∞ k=−∞ M M −1 2π oi e−jki M δ ω − k i=0 ωs M (1.4) Aof f set hbd n 𝐲𝑒′ 𝑛 Y (jω) = H LMS 𝐱 𝑒′ 𝑛 i=0 k=−∞ 𝑦𝑛 𝑜0 TB MUX 𝑦𝑛 Hình 1.3 cho thấy sai lệch chiều thành phần cộng thêm vào tín hiệu khơng phụ thuộc vào tần số tín hiệu vào Các sai lệch xảy vị trí kωs /M (với k = 0, 1, , M − 1) làm suy giảm hiệu TIADC thể cơng thức (1.5) minh họa Hình 1.4 [2,29] Từ thấy rằng, hiệu TIADC phụ thuộc vào giá trị sai lệch chiều A2in 2δo2 SN DR = 10 log10 1,5 0,5 -0,5 -1 20 40 60 80 100 120 140 160 Tín hiệu vào -20 Các hài sai lệch chiều gây -40 -60 -80 -100 -120 -1,5 (1.5) Lỗi sai lệch chiều Tín hiệu đầu TIADC Tín hiệu lý tưởng Mật độ phổ công suất [dB] 𝑥 𝑡 + - TB ADC1 + Biên độ (V) ADC0 𝑦0 𝑘 (1.3) oi δ(t − (kM + i)Ts ) y(t) = x(t) + 0,1 0,2 0,3 0,4 0,5 Tần số chuẩn hóa [f/fs] Thời gian (s) (a) (b) Hình 1.3: Ảnh hưởng lỗi sai lệch chiều lên đầu TIADC: (a) miền thời gian, (b) miền tần số 100 16 90 14 Bảng 3.1: Kết sử dụng tài nguyên phần cứng FPGA kỹ thuật đề xuất 70 ENOB [bit] SNDR [dB] 80 X 0,00071 Y 59,9645 60 50 12 40 30 10-5 -4 -3 10 -2 10 -4 10 -3 10 -2 10 10 Lỗi sai lệch chiều Lỗi sai lệch chiều (a) 1.3.2 Ảnh hưởng sai lệch khuếch đại Xét TIADC có sai lệch khuếch đại xuất kênh thứ i bỏ qua sai lệch khác (tức oi = 0, ti = hτi (t) = 1) Khi đó, ảnh hưởng sai lệch khuếch đại lên đầu TIADC thể công thức (1.6) (1.7) [3,20,29,35] Điều minh họa Hình 1.5 M −1 y(t) = M −1 +∞ Y (jω) = (1.6) gi x((kM + i)Ts )δ(t − (kM + i)Ts ) yi (t) = i=0 i=0 k=−∞ Ts +∞ k=−∞ M M −1 2π gi e−jki M X j ω−k i=0 ωs M (1.7) , Sai lệch khuếch đại Hình 1.5 cho thấy sai lệch khuếch đại hàm số kênh ghép xen thời gian M giá trị sai lệch khuếch đại kênh gi Nó đươc nhân với 1,5 Lỗi sai lệch khuếch đại Tín hiệu đầu TIADC Tín hiệu lý tưởng Tín hiệu vào Mật độ phổ cơng suất [dB] 0,5 -0,5 -1 -1,5 20 40 60 80 XC7Z020 CLG484-1 SoC 9921/53.200 (18,65%) 61/17.400 (0,35%) 7035/106.400 (6,61%) 15/220 (6,82%) 102,7 MHz (b) Hình 1.4: Sự suy giảm (a) SNDR (b) ENOB sai lệch chiều Biên độ (V) Tài nguyên LUT LUT RAM Flip-Flop DSP slices Fmax X 0,00071 Y 9,6685 10 100 120 140 Các hài sai lệch khuếch đại gây -50 0,1 0,2 0,3 0,4 0,5 Tần số chuẩn hóa [f/fs] (a) (b) Hình 1.5: Ảnh hưởng lỗi sai lệch khuếch đại lên đầu TIADC kênh: (a) miền thời gian, (b) miền tần số TCAS-I 2013 TCAS-II 2016 TCAS-I 2018 Kỹ thuật [10] [11] [80] đề xuất ∗ ∗ ∗ Loại sai lệch kênh G, T T O, G, T O, G, T∗ Hiệu chỉnh mù Có Có Có Có Hiệu chỉnh Có Có Có Có Số kênh ghép xen 4∗∗ 4 4∗∗ Tần số lấy mẫu – 2,7GHz 32GHz 2,7GHz Tần số đầu vào 0,45fs Đa âm 0,18fs 0,45fs & Đa âm Số bit 10 11 11 Cải thiện SNDR (dB) 62 11 36,55 48,1 Cải thiện SFDR (dB) – 28 43,72 77,98 Thời gian hội tụ (mẫu) 60k 10k 400k 30k ∗ O: Sai lệch chiều, G: Sai lệch khuếch đại, T: Sai lệch định thời ∗∗ : Phụ thuộc ma trận Hadamard Tham số so sánh Kết sử dụng tài nguyên phần cứng FPGA kết so sánh với cơng trình cơng bố thể Bảng 3.1 Bảng 3.2 Kết so sánh cho thấy kỹ thuật đề xuất thực thi phần cứng với tài nguyên ít, có hiệu cao thời gian hội tụ so với cơng trình khác 3.2 -100 -150 160 Thời gian (s) Bảng 3.2: Bảng so sánh kết kỹ thuật đề xuất với công trình cơng bố Phương pháp hiệu chỉnh miền số đồng thời sai lệch kênh TIADC Phần trình bày phương pháp hiệu chỉnh hồn toàn miền số đồng thời sai lệch kênh (bao gồm sai lệch chiều, sai lệch khuếch đại sai lệch định thời) TIADC M kênh mơ hình Hình 3.6 Trong đó, sai lệch chiều hiệu chỉnh trước cách tính trung bình mẫu đầu ADC để ước lượng sai lệch chiều trừ khỏi 19 Kết mô thực thi phần cứng FPGA tín hiệu vào hình sin đa âm thể Hình 3.4 Hình 3.5 Các kết cho thấy, sau hiệu chỉnh, hài sai lệch kênh gây loại bỏ (a) -50 -100 -150 0,05 0,1 0,2 0,25 0,3 0,35 Tần số chuẩn hóa [f/fs] (b) 0,4 0,45 0,5 SN DR = 20 log10 -50 − 10 log10 − 110 -100 0,05 0,1 0,15 0,2 0,25 0,3 0,35 Tần số chuẩn hóa [f/fs] 0,4 0,45 0,5 X 0,00021 Y 74,805 80 70 PSD [dB] 14 X 0,00021 Y 12,1337 12 10 60 (a) 40 10-5 -4 -3 10 10 10 -2 10-4 10-3 10-2 Lỗi sai lệch khuếch đại Lỗi sai lệch khuếch đại (a) (b) Hình 1.6: Sự suy giảm (a) SNDR (b) ENOB sai lệch khuếch đại -50 1.3.3 Ảnh hưởng sai lệch định thời -100 Xét TIADC có sai lệch định thời khơng có sai lệch khác (tức 0,1 0,2 0,3 0,4 0,5 Tần số chuẩn hóa [f/fs] (b) PSD [dB] M=2 M=4 M=8 90 Hình 3.4: Phổ tần đầu TIADC kênh trước sau hiệu chỉnh sai lệch kênh tín hiệu vào đa âm: (a) trước hiệu chỉnh, (b) sau hiệu chỉnh oi = 0, gi = hτi (t) = 1) Khi đó, ảnh hưởng sai lệch định thời lên đầu TIADC thể công thức (1.9) (1.10) [3,20,29,35] Điều minh họa Hình 1.7 -50 M −1 -100 -150 (1.8) 16 50 -150 M 18 M=2 M=4 M=8 100 -150 ∆g σg ENOB [bit] PSD [dB] 0,15 SNDR [dB] PSD [dB] tín hiệu cơng thức (1.7) để tạo thành tín hiệu điều chế biên độ tín hiệu vào khơng phụ thuộc tần số tín hiệu vào Hậu phổ tần đầu xuất hài tần số ±ωin + k ωMs (hoặc fs ) Các hài làm suy giảm hiệu TIADC thể tần số ±fin + k M cơng thức (1.8) minh họa Hình 1.6 [2,29] Từ thấy rằng, hiệu TIADC phụ thuộc vào giá trị sai lệch khuếch đại số kênh ghép xen thời gian Tuy nhiên, phụ thuộc vào số kênh M thay đổi (khoảng dB) M tăng từ đến ∞ +∞ (1.9) x(t + ti )δ(t − (kM + i)Ts ) y(t) = i=0 k=−∞ 0,1 0,2 0,3 0,4 0,5 Tần số chuẩn hóa [f/fs] Y (jω) = Ts +∞ k=−∞ M M −1 ωs 2π e−j (ω−k M )ti e−jki M i=0 X j ω−k ωs M (1.10) Hình 3.5: Phổ tần đầu TIADC kênh trước sau hiệu chỉnh sai lệch kênh thông qua thực thi phần cứng FPGA tín hiệu vào đa âm: (a) trước hiệu chỉnh, (b) sau hiệu chỉnh Hình 1.7 cho thấy sai lệch định thời hàm giá trị sai lệch thời gian lấy 18 Sai lệch định thời Mật độ phổ công suất [dB] Lỗi sai lệch định thời Tín hiệu đầu TIADC Tín hiệu lý tưởng -0,5 -1 20 40 60 80 100 120 140 -50 -100 -150 160 Kết mô thực thi phần cứng FPGA tín hiệu vào hình sin đơn âm thể Hình 3.2 Hình 3.3 Kết cho thấy, thực thi phần cứng, kỹ thuật đề xuất cải thiện 34,03 dB SNDR 62,07 dB SFDR Ngoài ra, thời gian hội tụ kỹ thuật đề xuất sau 30000 mẫu (tương ứng 11,1 µs) 0,05 0,1 0,15 0,2 0,25 0,3 0,35 0,4 0,45 Tần số chuẩn hóa [f/fs] Thời gian (s) (a) (b) Hình 1.7: Ảnh hưởng lỗi sai lệch định thời lên đầu TIADC kênh: (a) miền thời gian, (b) miền tần số 100 -100 -150 0.05 0.1 0.15 0.2 X 0,06 Y 68,0312 60 12 X 0,06 Y 11,0085 10 0.25 0.3 0.35 0.4 0.45 0.5 0.35 0.4 0.45 0.5 Tần số chuẩn hóa [f/fs] (b) PSD [dB] ENOB [bit] SNDR [dB] -50 14 80 SNDR = 67,20 dB SFDR = 97,89 dB -50 -100 50 40 10-2 SNDR = 19,10 dB SFDR = 19,91 dB 16 90 70 (a) 10-1 -150 10-2 100 -1 10 100 Sai lệch định thời [ps] (a) 0.05 0.1 0.15 0.2 Hình 1.8: Sự suy giảm (a) SNDR (b) ENOB sai lệch định thời mẫu kênh (ti ) tần số tín hiệu vào (ωin ) Nó xảy vị trí fs ±ωin + k ωMs (hoặc tần số ±fin + k M ) Do đó, hiệu TIADC phụ thuộc vào số kênh M , giá trị sai lệch định thời (δt ) tần số tín hiệu vào (fin ) thể cơng thức (1.11) minh họa Hình 1.8 [2,29,35] SN DR = 20 log10 δt 2πfin − 10 log10 − M (a) SNDR: 25,49 dB SFDR: 25,28 dB -50 0,05 0,1 0,15 0,2 0,25 0,3 0,35 0,4 0,45 0,5 0,4 0,45 0,5 Tần số chuẩn hóa [f/fs] (b) +∞ i=0 k=−∞ Hình 3.2: Phổ tần đầu TIADC kênh trước sau hiệu chỉnh sai lệch kênh tín hiệu vào đơn âm: (a) trước hiệu chỉnh, (b) sau hiệu chỉnh (1.11) Xét TIADC có sai lệch băng thơng khơng có sai lệch khác (oi = 0, gi = ti = 0) Khi đó, ảnh hưởng sai lệch băng thông lên đầu TIADC thể công thức (1.12) (1.13) [3,20,23,35] Điều minh họa Hình 1.9 hτi (t) ∗ x(t)δ(t − (kM + i)Ts ) 0.3 -100 1.3.4 Ảnh hưởng sai lệch băng thông y(t) = 0.25 Tần số chuẩn hóa [f/fs] (b) M −1 Sai lệch định thời [ps] PSD [dB] Tín hiệu vào Các hài sai lệch định thời gây (1.12) PSD [dB] Biên độ (V) 0,5 PSD [dB] SNDR: 59,52 dB SFDR: 90,35 dB -50 -100 0,05 0,1 0,15 0,2 0,25 0,3 0,35 Tần số chuẩn hóa [f/fs] Hình 3.3: Phổ tần đầu TIADC kênh trước sau hiệu chỉnh sai lệch kênh thông qua thực thi phần cứng FPGA tín hiệu vào đơn âm: (a) trước hiệu chỉnh, (b) sau hiệu chỉnh 17 -40 Hài sai lệch băng thông -60 -80 -100 -120 0,1 o0 ( nM + )Ts + t0 g0 ADC0 x (t ) oi ( nM + i )Ts + ti gi MUX ADCi oM −1 ( nM + ( M − 1) )T s g M −1 + tM −1 fs = y n Ts ADCM-1 0,2 0,3 0,4 -60 -80 -100 0,5 0,1 0,2 0,3 0,4 0,5 Tần số chuẩn hóa [f/fs] (a) (b) Hình 1.9: Phổ tần đầu có sai lệch băng thơng đối với: (a) TIADC kênh, (b) TIADC kênh 20 120 18 100 80 X 0,45 Y 71,4125 16 14 X 0,45 Y 11,5702 12 60 10 40 0,1 0,2 0,3 0,4 0,5 0,1 Tần số tín hiệu vào [f/fs] 0,2 0,3 0,4 0,5 Tần số tín hiệu vào [f/fs] (a) (b) Hình 1.10: Ảnh hưởng tần số tín hiệu vào đến hiệu TIADC kênh có sai lệch băng thơng: (a) SNDR, (b) ENOB Y (jω) = Ts +∞ k=−∞ M M −1 Hτi j ω − k i=0 ωs M 2π e−jki M X j ω−k ωs M (1.13) Sai lệch băng thơng Hình 1.9 cho thấy sai lệch băng thông tạo hài không mong muốn fs vị trí ±ωin + k ωMs (hoặc tần số ±fin + k M ) Các hài nguyên nhân làm suy giảm hiệu TIADC thể công thức (1.14) minh họa Hình 1.10 [48] Sự suy giảm phụ thuộc vào số kênh ghép xen thời gian, sai lệch băng thơng tần số tín hiệu vào SN DR = 20 log10 + (2πfin τ )2 2πfin τ δb Hình 3.1: Mơ hình hiệu chỉnh đề xuất cho sai lệch kênh TIADC M kênh 16 Tín hiệu vào Các hài sai lệch băng thông -40 -120 Phương pháp hiệu chỉnh miền số sai lệch kênh TIADC Xét mơ hình TIADC M kênh bao gồm sai lệch chiều, sai lệch khuếch đại sai lệch định thời Hình 3.1 Các sai lệch đặc trưng tham số sai lệch chiều, sai lệch khuếch đại sai lệch định thời kênh thứ i tương ứng oi , gi ti Phương pháp đề xuất thực hiệu chỉnh sai lệch kênh theo thứ tự: sai lệch chiều, sai lệch khuếch đại sai lệch định thời Trong đó, sai lệch chiều hiệu chỉnh cách tính trung bình mẫu đầu ADC Sai lệch khuếch đại hiệu chỉnh cách tính trung bình cơng suất ADC so với ADC tham chiếu (ADC đầu tiên) Sai lệch định thời hiệu chỉnh cách sử dụng ma trận Hadamard cho việc sửa lỗi thuật toán LMS cho việc ước lượng lỗi Kỹ thuật đề xuất kiểm chứng thông qua kết mô phần mềm MATLAB kết thực thi phần cứng FPGA Kỹ thuật đề xuất đạt hiệu cao sau hiệu chỉnh tốc độ hội tụ thuật toán ước lượng nhanh so với phương pháp thông thường Đề xuất cơng bố cơng trình C2, J2 J3 Trong đó, cơng trình C2 kết bước đầu Kết đánh giá lại chi tiết bổ sung thêm kết thực thi phần cứng FPGA cơng trình J2 J3 -20 Tần số chuẩn hóa [f/fs] SNDR [dB] 3.1 Mật độ phổ công suất [dB] Phương pháp hiệu chỉnh miền số cho nhiều sai lệch kênh TIADC Tín hiệu vào ENOB [bit] Chương Mật độ phổ công suất [dB] -20 − 10 log10 − M (1.14) 1.5 Kết luận chương Chương trình bày khái quát chung TIADC sai lệch kênh TIADC Trong đó, phân tích lý thuyết mơ miền thời gian miền tần số ảnh hưởng bốn loại sai lệch kênh đến hiệu TIADC Hiệu TIADC phân tích mô lỗi sai lệch kênh Bên cạnh đó, chương đánh giá, phân tích cách khái quát phương pháp hiệu chỉnh sai lệch kênh cơng trình nghiên cứu ngồi nước Các phân tích Chương hạn chế cơng trình nghiên cứu ngồi nước cơng bố Đây sở để tác giả đề xuất phương pháp hiệu chỉnh sai lệch kênh chương PSD [dB] SNDR = 51,2334 dB; SFDR = 52,161 dB -50 -100 -150 0,1 0,2 0,3 0,4 0,5 0,4 0,5 Tần số chuẩn hóa [f/fs] Sau hiệu chỉnh PSD [dB] Có nhiều phương pháp hiệu chỉnh sai lệch kênh TIADC nghiên cứu, đề xuất Tuy nhiên, tùy theo phương pháp dạng tín hiệu hiệu chỉnh mà có cách phân loại khác Căn vào phương pháp hiệu chỉnh phân thành phương pháp hiệu chỉnh trước (foreground) phương pháp hiệu chỉnh (background) [49,50] Nếu vào dạng tín hiệu hiệu chỉnh chia thành ba loại: hiệu chỉnh hồn tồn tương tự, hiệu chỉnh tín hiệu hỗn hợp hiệu chỉnh hoàn toàn số Trước phát triển công nghệ chế tạo vi mạch CMOS ưu điểm phương pháp hiệu chỉnh hiệu chỉnh miền số nên phương pháp hiệu chỉnh miền số cho sai lệch kênh TIADC ưu tiên nghiên cứu phát triển Tuy nhiên, cơng trình nghiên cứu kỹ thuật thường giả sử có loại sai lệch định, sai lệch khác giả sử không tồn hiệu chỉnh [5–12,15,44,81–83,90,91] Điều không thực thực tế Do đó, việc hiệu chỉnh tất sai lệch kênh trình thiết kế, chế tạo TIADC đòi hỏi cấp thiết SNDR = 80,0517 dB; SFDR = 104,0671 dB -50 -100 -150 0,1 0,2 0,3 Tần số chuẩn hóa [f/fs] Hình 2.8: Phổ tần đầu TIADC kênh trước sau hiệu chỉnh sai lệch định thời thuật toán ước lượng LMS Trước hiệu chỉnh PSD [dB] Tổng quan kỹ thuật hiệu chỉnh sai lệch kênh TIADC SNDR = 51,2334 dB; SFDR = 52,161 dB -50 -100 -150 0,1 0,2 0,3 0,4 0,5 0,4 0,5 Tần số chuẩn hóa [f/fs] Sau hiệu chỉnh PSD [dB] 1.4 Trước hiệu chỉnh SNDR = 80,0517 dB; SFDR = 104,0671 dB -50 -100 -150 0,1 0,2 0,3 Tần số chuẩn hóa [f/fs] Hình 2.9: Phổ tần đầu TIADC kênh trước sau hiệu chỉnh sai lệch định thời thuật toán ước lượng RLS lý ngắn Các kết sở để đề xuất phương pháp hiệu chỉnh Chương 10 15 Công suất [dB] Trước hiệu chỉnh SNDR = 28,859 dB; SFDR = 32,2552 dB -50 Chương -100 Công suất [dB] -150 0,1 0,2 0,3 0,4 Phương pháp hiệu chỉnh miền số sai lệch kênh TIADC 0,5 Tần số chuẩn hóa [f/fs] Sau hiệu chỉnh SNDR = 60,6855 dB; SFDR = 93,5553 dB 2.1 -50 Mơ hình hệ thống -100 Xét mơ hình TIADC gồm loại sai lệch kênh bao gồm sai lệch chiều -150 oi , sai lệch khuếch đại gi sai lệch định thời ti minh họa Hình 2.1 0,1 0,2 0,3 0,4 0,5 Tần số chuẩn hóa [f/fs] Hình 2.6: Phổ tần đầu TIADC kênh trước sau hiệu chỉnh sai lệch khuếch đại x(t ) ADCi yi k Sửa lỗi sai lệch định thời yˆi k Đầu TIADC miền thời gian có tất sai lệch kênh biểu diễn sau: M −1 +∞ gi x t + ti + oi δ(t − (kM + i)Ts ) y t = tˆi Ước lượng sai lệch định thời Hình 2.7: Sơ đồ hiệu chỉnh sai lệch định thời kênh ADC TIADC M kênh * Kết mô phỏng: Hiệu kỹ thuật đề xuất thể thông qua kết mô TIADC 13 bit, kênh lấy mẫu tần số 2,7 GHz Tín hiệu đầu vào hình sin có tần số fin = 0, 45fs Q trình mô thực với thuật toán LMS RLS Khi sử dụng thuật toán LMS, hài sai lệch định thời gây loại bỏ hiệu TIADC cải thiện 28,82 dB SNDR 51,91 dB SFDR minh họa Hình 2.8 Khi sử dụng thuật toán RLS cho hiệu tương tự thuật tốn LMS minh họa Hình 2.9 Tuy nhiên, thời gian hội tụ sử dụng thuật tốn RLS (600 mẫu - tương ứng 0,22 µs) nhanh so với thuật toán LMS (1300 mẫu - tương ứng 0,48 µs) (2.1) i=0 k=−∞ o0 ( nM + )Ts + t0 g0 ADC0 x (t ) oi ( nM + i )Ts + ti gi MUX ADCi oM −1 ( nM + ( M − 1) )T s g M −1 + tM −1 fs = y n Ts ADCM-1 Hình 2.1: Mơ hình TIADC M kênh gồm sai lệch chiều, sai lệch khuếch đại sai lệch định thời 2.2 Phương pháp hiệu chỉnh đề xuất cho sai lệch kênh 2.2.1 Phương pháp hiệu chỉnh miền số sai lệch chiều Chương trình bày mơ hình hệ thống TIADC dùng để đánh giá phương pháp đề xuất cho việc hiệu chỉnh sai lệch kênh riêng lẻ bao gồm sai lệch chiều, sai lệch khuếch đại sai lệch định thời Các phương pháp đề xuất hiệu chỉnh tốt sai lệch kênh, cho hiệu cao thời gian xử Phương pháp đề xuất thực hiệu chỉnh sai lệch chiều thông qua hai bước ước lượng sửa lỗi sai lệch chiều minh họa sơ đồ Hình 2.2 * Ước lượng sai lệch chiều: Với giả sử tín hiệu vào x(t) q trình dừng −1 theo nghĩa rộng giá trị kỳ vọng (tức N1 N k=0 gi x kM + i Ts + ti ≈ 0) Do đó, để ước lượng sai lệch chiều, kỹ thuật đề xuất tính trung bình mẫu đầu kênh thứ i toàn N mẫu theo biểu thức: 14 11 2.3 Kết luận chương x(t ) yi k ADCi x(t ) Sửa lỗi sai lệch yˆi k chiều ADCi yi k g0 gi oˆi Ước lượng sai lệch khuếch đại Ước lượng sai lệch chiều Hình 2.2: Sơ đồ hiệu chỉnh sai lệch chiều kênh TIADC oˆi = N N −1 k=0 yi [k] = N Hình 2.4: Sơ đồ hiệu chỉnh sai lệch khuếch đại kênh ADC TIADC M kênh N −1 gi x kM + i Ts + ti +oi ≈ oi ADC0 (2.2) k=0 x(t ) ≈0 tín hiệu nên việc sửa lỗi thực cách trừ giá trị ước lượng khỏi đầu kênh sau: yˆi [k] = yi [k] − oˆi = gi x kM + i Ts + ti + oi − oˆi = gi x kM + i Ts + ti (2.3) * Các kết mô phỏng: Hiệu kỹ thuật đề xuất thể thông Công suất [dB] Công suất [dB] qua kết mô TIADC 13 bit, kênh lấy mẫu tần số 2,7 GHz Hình 2.3 Tín hiệu đầu vào tín hiệu hình sin có tần số fin = 0, 45fs Qua mơ phỏng, hài sai lệch chiều loại bỏ hiệu TIADC cải thiện 36,7 dB SNDR 70,6 dB SFDR Trước hiệu chỉnh SNDR = 23,9836 dB; SFDR = 24,5238 dB -50 -100 -150 0 0,1 0,2 0,3 Tần số chuẩn hóa [f/fs] Sau hiệu chỉnh y0[k ] g0 x((kM 0)Ts t0 ) g 02 Pxt Bộ trung bình Bộ chia * Sửa lỗi sai lệch chiều: Sai lệch chiều lỗi tĩnh cộng thêm vào yˆi k Sửa lỗi sai lệch khuếch đại 0,4 0,5 SNDR = 60,6882 dB; SFDR = 95,0745 dB Bộ trung bình gi2 Pxt ADCi yi[k ] gi x((kM i)Ts ti ) g0 gi g0 x((kM i)Ts ti ) Hình 2.5: Sơ đồ chi tiết trình hiệu chỉnh sai lệch khuếch đại kênh ADC TIADC M kênh 2.2.2 Phương pháp hiệu chỉnh miền số sai lệch khuếch đại Phương pháp đề xuất thực hiệu chỉnh sai lệch khuếch đại thông qua hai bước ước lượng sửa lỗi sai lệch khuếch đại minh họa sơ đồ Hình 2.4 Phương pháp đề xuất thực tính tỉ số cơng suất trung bình ADC thứ i ADC tham chiếu (ADC0 ) g0 /gi mơ hình Hình 2.5 Hiệu kỹ thuật đề xuất thể thông qua kết mô TIADC 13 bit, kênh lấy mẫu tần số 2,7 GHz Hình 2.6 Tín hiệu đầu vào tín hiệu hình sin có tần số fin = 0, 45fs Qua mô phỏng, hài sai lệch khuếch đại loại bỏ hiệu TIADC cải thiện 31,8 dB SNDR 61,3 dB SFDR -50 2.2.3 Phương pháp hiệu chỉnh miền số sai lệch định thời -100 Hình 2.3: Phổ tần đầu TIADC kênh trước sau hiệu chỉnh sai lệch chiều Phương pháp đề xuất thực hiệu chỉnh thông qua hai bước ước lượng sửa lỗi minh họa sơ đồ Hình 2.4 Trong đó, sai lệch định thời ước lượng thuật tốn thích nghi LMS RLS Phương pháp sửa lỗi thực cách sử dụng ma trận Hadamard ma trận điều chế 12 13 -150 0,1 0,2 0,3 0,4 0,5 Tần số chuẩn hóa [f/fs] ... phương pháp hiệu chỉnh cho sai lệch băng thông TIADC Nghiên cứu, đề xuất phương pháp hiệu chỉnh cho tất sai lệch kênh TIADC Các sai lệch bao gồm sai lệch chiều, sai lệch khuếch đại, sai lệch định thời. .. việc hiệu chỉnh sai lệch kênh riêng lẻ bao gồm sai lệch chiều, sai lệch khuếch đại sai lệch định thời Các phương pháp đề xuất hiệu chỉnh tốt sai lệch kênh, cho hiệu cao thời gian xử Phương pháp. .. TIADC M kênh bao gồm sai lệch chiều, sai lệch khuếch đại, sai lệch định thời phương pháp hiệu chỉnh sai lệch Chương 2, Chương đề xuất hai phương pháp hiệu chỉnh miền số cho ba sai lệch kênh TIADC
Ngày đăng: 22/09/2021, 05:46
Xem thêm: