Nghiên cứu và thiết kế mạng công nghiệp sử dụng chip fpga và cpu 89s8252
Trang 1TÓM TẮT NỘI DUNG THỰC HIỆN
Thiết kế một hệ thống mạng ứng dụng trong công nghiệp với các tính năng đặc biệt.Hệ thống mạng cho phép người sử dụng có thể điều khiển tất cả các Kit trong mạng cũng như nhận những dữ liệu từ các Kit gửi về.
NGHIÊN CỨU VÀ THIẾT KẾ MẠNG CÔNG NGHIỆP SỬ DỤNG
CHIP FPGA VÀ CPU 89S8252
Trang 2 Cấu trúc mạng được thiết kế có 3 lớp :
NGHIÊN CỨU VÀ THIẾT KẾ MẠNG CÔNG NGHIỆP SỬ DỤNG
CHIP FPGA VÀ CPU 89S8252
Trang 3Để thực hiện những ý tưởng trên của đề tài các công cụ sau được sử dụng :
Ngôn ngữ VHDL cài đặt trong XC95108 xử lý đồng bộ bit
CPU 89S8252 xử lý giao thức truyền và điều khiển
73M223 điều chế và giải điều chế FSK
Chương trình quản lý hệ thống mạng
NGHIÊN CỨU VÀ THIẾT KẾ MẠNG CÔNG NGHIỆP SỬ DỤNG
CHIP FPGA VÀ CPU 89S8252
Trang 4BỐ CỤC TRÌNH BÀY
NGHIÊN CỨU VÀ THIẾT KẾ MẠNG CÔNG NGHIỆP SỬ DỤNG
CHIP FPGA VÀ CPU 89S8252
Trang 51.GIỚI THIỆU MẠNG CÔNG NGHIỆP
Trong nhiều thập niên qua việc ứng dụng mạng thông tin vào lĩnh vực công nghiệp đã bùng nổ rất mạnh mẽ.Các hệ thống mạng phát triển rất mạnh và đa dạng
Việc ứng dụng mạng công nghiệp đã mang lại những lợi ích rõ nét
Chi phí lắp đặt hệ thống
Nhân công điều hành
PHẦN A :LÝ THUYẾT
Trang 6PHAÀN A :LYÙ THUYEÁT
Trang 7Máy
PHẦN A :LÝ THUYẾT
Trang 82.GIỚI THIỆU GIẢI THUẬT TÍNH CRC
Trường kiểm tra lỗi FCS được thực hiện qua giải thuật tính CRC.Các CRC khác nhau ứng với các đa thức sinh ứng khác nhau.
CRC8 =X^8 + X^2 + X^1 + 1
CRC16=X^16+ X^15+ X^2 + 1
PHẦN A :LÝ THUYẾT
Trang 9Thuật toán tính CRC:
M:Bản tin cần phát
R:Phần dư kết quả chia G:Đa thức sinh
Thực hiện phép tính :
(M*2n) / G =Q + R /G
PHẦN A :LÝ THUYẾT
Trang 10PHẦN A :LÝ THUYẾT
3.ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ FSK
Hệ thống mạng được thiết kế đặt trong môi trường công nghiệp Do vậy dữ liệu rất dễ bị nhiễu và suy hao Để tăng độ tin cậy trong việc truyền dữ liệu ,tín hiệu từ máy tính gửi xuống cần được điều chế và giải điều chế
KHẢO SÁT ĐIỀU CHẾ FSK
Tín hiệu điều chế FSK có tần số thay đổi tùy thuộc vào
Trang 11PHAÀN A :LYÙ THUYEÁT
Trang 12PHẦN A :LÝ THUYẾT
Điều chế FSK rất thông dụng với việc truyền dữ liệu tốc độ thấp từ 300 đến 1200 baud.
Trang 13PHẦN A :LÝ THUYẾT
4 GIỚI THIỆU VỀ NGÔN NGỮ VHDL
Very High Speed IC Hardware Description Language là một chuẩn dùng trong công nghiệp được viết tắt là
VHDL.Nó được coi là một ngôn ngữ mô tả phần cứng có thể dùng thiết kế các hệ thống số với các cấp độ khác nhau :từ mức là các giải thuật (cấp độ trừu tượng ) đến các mức cụ thể thực hiện trên các cổng logic.
Trang 14PHẦN A :LÝ THUYẾT
VHDL là dạng mô tả ngôn ngữ gần gũi với người thiết kế.VHDL bắt đầu từ những mô tả đơn giản đến các hệ thống phức tạp mới hình thành Quá trình tiếp cận VHDL cũng được thực hiện qua trình tự như vậy Các mô tả đơn giản được chúng ta tiếp cận ,sau đó các thiết kế phức tạp hơn được xây dựng trên nền tảng đó.Quá trình chúng ta tiếp cận như vậy đối với VHDL giúp chúng ta hiểu rõ hơn hệ thống thay vì chúng ta bắt tay ngay vào xây dựng một hệ thống lớn.
Trang 15PHẦN A :LÝ THUYẾT
5 GIỚI THIỆU FPGA
FPGA thích hợp cho nhiều ứng dụng vì chúng có tốc độ thích hợp (tầm xung nhịp: 50 đến 200 MHz) Các FPGA tiêu biểu chứa nhiều bản sao của một tế bào hay phần tử logic (LE=Logic Element) cơ bản lập trình được Một
phần tử logic (LE) có thể cài đặt một mạng các cổng logic mà đưa vào 1 hay 2 flip flop Các LE được sắp xếp theo cột hay ma trận trong chip.
Trang 16PHẦN A :LÝ THUYẾT
Để thực hiện các phép toán phức tạp, các LE được nối lại bằng cách dùng mạng nối kết lập trình được Mạng này chứa các kết nối hàng và/hoặc cột cho toàn chip Các nối kết giữa các LE gần nhau thì ngắn hơn và nhanh hơn.
Field-Programmable Gate Array (FPGA) đã xuất hiện như giải pháp cơ bản cho vấn đề tranh thủ thời gian để đưa ra thị trường và rủi ro tài chính phải gánh chịu trong quá trình
nghiên cứu sản phẩm của công nghệ điện tử Nó cho phép
chế tạo ngay và giá sản phẩm rất thấp FPGA là 1 thiết bị cấu trúc logic có thể được người sử dụng lập trình trực tiếp mà
không phải sử dụng bất kỳ 1 công cụ chế tạo mạch tích hợp
Trang 17PHẦN A :LÝ THUYẾT
Ứng dụng của FPGA
FPGA có thể sử dụng trong hầu hết các ứng dụng hiện đang dùng MPGA, PLD và các mạch tích hợp nhỏ (SSI).
Các mạch tích hợp ứng dụng đặc biệt (ASICs)
FPGA là một phương tiện tổng quát nhất để thực hiện các mạch logic số Chúng đặc biệt thích hợp cho việc thực hiện các ASICs Một số ví dụ ứng dụng đã được công bố: FIFO 1 megabit, giao tiếp vi
Trang 18PHẦN A :LÝ THUYẾT
Thiết kế mạch ngẫu nhiên
Mạch logic ngẫu nhiên thường được thưc hiện bằng PAL Nếu tốc độ của mạch không đòi hỏi khắt khe (các PAL nhanh hơn hầu hết các FPGA) thì mạch có thể được thực hiện bằng FPGA Hiện nay, FPGA có thể thực hiện 1 mạch cần từ 10 đến 20 PAL.
Trang 19PHẦN A :LÝ THUYẾT
Thay thế các chip SSI cho mạch ngẫu nhiên
Các mạch hiện tại trong các sản phẩm thương mại thường chứa nhiều chip SSI Trong nhiều trường hợp các chip SSI này có thể được thay thế bằng FPGA và kết quả là giảm diện tích của board mạch.
Trang 20PHẦN A :LÝ THUYẾT
Chế tạo mẫu
FPGA rất lý tưởng cho các ứng dụng tạo mẫu sản phẩm Giá thành thực hiện thấp và cần thời gian ngắn để thực hiện thiết kế,cung cấp nhiều ưu điểm hơn so với các phương pháp truyền thống để chế tạo mẫu phần cứng Các bản mẫu ban đầu có thể được thực hiện rất nhanh và những thay đổi sau đó được thực hiện dễ dàng và ít tốn kém
Trang 21PHẦN A :LÝ THUYẾT
Máy tính dựa trên FPGA
Một loại máy tính hoàn toàn mới có thể được chế tạo với các FPGA có thể tái lập trình ngay trên mạch FPGA Các máy này có một mạch chứa các FPGA với các chân board nối với các chip lân cận giống như thông thường Ý tưởng là 1 chương trình phần mềm có thể được biên dịch vào ngay phần cứng Phần cứng này sẽ được thực hiện bằng cách lập trình bo mạch FPGA
Trang 22PHẦN A :LÝ THUYẾT
Phương pháp này có 2 ưu điểm chính:
1.Không cần quá trình lấy lệnh như các bộ vi xử lý truyền thống vì phần cứng đã gộp cả các lệnh Kết quả là tốc độ có thể tăng lên hàng trăm lần
2.Môi trường tính toán có thể được thực hiện song song mức cao, làm tăng tốc thêm nữa.
Trang 23PHẦN A :LÝ THUYẾT
Tái cấu hình phần cứng trực tuyến
FPGA cho phép có thể thay đổi theo mong muốn cấu trúc của một máy đang hoạt động Một ví dụ là các thiết bị máy tính từ xa có thể được thay đổi trực tuyến để khắc phục sự cố hay có lỗi thiết kế Kiểu FPGA thích hợp nhất cho các ứng dụng này là những FPGA có các chuyển mạch lập trình được.
Trang 24PHẦN B :THIẾT KẾ
1.Chương trình quản lý
1.1Giao diện người dùng
Trang 25PHẦN B :THIẾT KẾ
Phần mềm được viết mô hình hoạt động của mạng cho
phép truy xuất đến các Kit trong mạng Người sử dụng chỉ quan tâm đến lớp ứng dụng cần truy xuất đến Kit nào
trong mạng và dữ liệu là gì Ở đây dữ liệu được biên dịch giữa phần mềm quản lý và các Kit một cách trong suốt
Kit CV: Kit convert làm nhiệm vụ điều chế FSK các
khung dữ liệu từ máy tính gửi đến các Kit trong mạng đồng thời giải điều chế FSK các khung dữ liệu từ các Kit gửi về máy tính
Trang 26PHẦN B :THIẾT KẾ
1.2.Giao diện truy cập mạng
Trang 27PHẦN B :THIẾT KẾ
2.Thiết kế phần cứng
2.1.Mạch convert.dsn:
Sơ đồ khối
ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ
TÍN HIỆU FSKGIAO TIẾP
TRUYỀN
Trang 28PHẦN B :THIẾT KẾ
Sơ đồ nguyên lý
V C CV C C
C 70 1C 50 1R 11 0 0 K
R 31 0 0 KC 2
0 1P 1
C 6
C 8C 4
1 3
T 1 O U T 1 4
R 21 M
C 9C 1 0Y 1
C 10 1
R X DT X D
Trang 29PHẦN B :THIẾT KẾ
Mô tả:
Hướng phát :
Tín hiệu gửi từ máy tính xuống theo chuẩn RS232.Ngõ ra TXD đưa vào IC 73M223 điều chế FSK gửi ra chân TXA có biên độ đỉnh đỉnh là 5V và cách ly qua T2.T2 có 2 ngõ ra là TX1 và TX2 truyền dữ liệu xuống các Kit.
Start bitStop bit12V
TXD
Trang 30PHẦN B :THIẾT KẾ
Hướng thu:
Tín hiệu truyền từ các Kit trong mạng về Kit convert dạng FSK được đưa vào 2 ngõ vào RX1và RX2 của T1 T1 có nhiệm vụ cách ly dữ liệu nhận được từ đường truyền với Kit convert và đưa tín hiệu vào 73M223 để giải điều chế FSK.Dữ liệu sau khi được giải điều chế được gửi lên máy tính
Trang 31PHẦN B :THIẾT KẾ
2.2.Mạch Kit.dsn
Sơ đồ khối
ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ
TÍN HIỆU FSKGIAO TIẾP
ĐƯỜNG TRUYỀN
XỬ LÝ ĐỒNG BỘ
BIT
Trang 32PHAÀN B :THIEÁT KEÁ
3 0 p1 1 0 5 9
3 0 p
R X DM O S I
M I S OS C K
G N D
P 2 0P 2 2P 2 4P 2 6T X D1 6 _ C L K
X C 1X C 3X C 5
A D 3A D 0A D 2A D 5A D 7
P 2 0P 2 2P 2 4P 2 6V C C
G N D
G N D
G N D
G N DG N DG N D
V C CV C C
V C C
V C C
T M ST D OG N DV C CV C C
A D 0A D 2A D 4A D 6
G N D
R X DD A T A _ I N1 6 _ C L K
V C CG N D
P 2 0P 2 1
P 2 4P 2 5
P 2 7P 2 6P 2 3X C 1
P 2 2
Y 1C 1
C 3C 2
1 0 u / 1 6 V
J P 1
J 3
R 31 0 k
R 61 5 k
U 3
V D D1
R X A2
C A P3
R X F4
J 5U 1
A T 8 9 S 8 2 5 2
E A / V P3 1
X 11 9
X 21 8
R E S E T9
I N T 01 2
I N T 11 3
T 01 4
T 11 5
P 1 01
P 1 12
P 1 23
P 1 34
P 1 45
P 1 56
P 1 67
P 1 78
U 2X C 9 5 1 0 8
N C1
G N D2
N C3
N C4
N C5
N C6
V C C7
N C8
N C9
N C1 0
N C1 1
N C1 2
N C1 3
N C1 4
N C1 5
N C1 6
N C1 7
N C1 8
N C1 9
N C2 0
N C2 1
N C2 2
G N D2 3
N C2 4
N C2 5
N C2 6
N C2 7
V C C2 8
N C2 9
N C3 0
N C3 1
N C3 2
G N D3 3
N C3 4
C 5 _ 10 1C 5 _ 2
0 1C 5 _ 3
0 1C 5 _ 40 1
R 23 3 0D 1L E D
R 43 3 0R 51 5 0R 71 5 0R 81 5 0R 91 5 0R 1 01 5 0R 1 11 5 0D 2
L E D
D 4L E DD 5L E DD 6L E DD 7L E DD 8L E DC 4
0 1
D 3L E D
C 61 M
M O S IS C KM I S O
T R A N S M I TR E C E I V E
Trang 33PHẦN B :THIẾT KẾ
Mô tả:
Hướng thu:
Nhận dữ liệu từ máy tính được Kit convert điều chế
FSK.Dữ liệu FSK được giải điều chế trở thành tín hiệu nhị phân ,sau đó tín hiệu được đưa vào XC95108 để xử lý
đồng bộ bit.Kết quả sau đó đưa về CPU 89S8252 để xử lý đồng bộ khung, đồng bộ byte và lọc lấy dữ liệu điều
khiển
Trang 34PHẦN B :THIẾT KẾ
Hướng phát:
Gửi các khung dữ liệu về máy tính CPU89S8252 phát khung dữ liệu đến 73M223 để điều chế FSK Sau đó tín hiệu điều chế truyền về máy tính qua T1.
Trang 35PHẦN B :THIẾT KẾ
2.2.1.Mạch điều chế và giải điều chế FSK
Sơ đồ nguyên lý
V C CV C C
3 0 p3 0 p
3 5 7 8 9
T X DD A T A _ I N _ 1
R 1 4
C 50 1
C 40 1
C 6R 1 31 M
T R A N S M I TR E C E I V E
Trang 36PHẦN B :THIẾT KẾ
Mô tả:
Hướng thu:
Mạch giải điều chế FSK làm nhiệm vụ nhận tín hiệu FSK ,giải điều chế đưa ra dữ liệu dạng nhị phân 1010 Tín hiệu FSK đưa vào 2 chân RX1 và RX2.T2 làm nhiệm vụ cách ly đường truyền và chân Receive nhận được FSK so với đất hệ thống
Trang 37PHẦN B :THIẾT KẾ
Tín hiệu Receive được lọc thông dải bậc 4 Butterworth với các giá trị thích hợp của C5 ,R12,R14 đưa vào chân RXF.Tín hiệu FSK có f =1302Hz cho mức logic 1 và f =
Dạng tín hiệu FSK tại chân Receive
Trang 38PHẦN B :THIẾT KẾ
Hướng phát:
Mạch giải điều chế FSK làm nhiệm vụ nhận tín hiệu nhị phân từ CPU 89S8252 đưa đến IC73M223 điều chế thành tín hiệu FSK để phát lên đường truyền
Tín hiệu nhị phân cần được điều chế được đưa đến chân TXD của IC 73M223.
Trang 39PHẦN B :THIẾT KẾ
2.2.2.Mạch xử lý trung tâm
Sơ đồ nguyên lýV C C V C C
V C C3 0 p
3 0 p1 1 0 5 9
P 2 0P 2 1P 2 2P 2 3P 2 4P 2 5P 2 6P 2 71 6 _ C L K
X C 1X C 2X C 3X C 4X C 5
A D 3A D 4A D 0A D 1A D 2A D 5A D 6A D 7
P 2 0P 2 1P 2 2P 2 3P 2 4P 2 5P 2 6P 2 7Y 1
C 1
C 3C 2
1 0 u / 1 6 V
R 31 0 k
R 61 5 k
P 0 0 3 9P 0 1 3 8P 0 2 3 7P 0 3 3 6P 0 4 3 5P 0 5 3 4P 0 6 3 3P 0 7 3 2P 2 0 2 1P 2 1 2 2P 2 2 2 3P 2 3 2 4P 2 4 2 5P 2 5 2 6P 2 6 2 7P 2 7 2 8R D 1 7W R 1 6P S E N 2 9A L E / P 3 01 1
J 1
R 1 6 8 K
M O S I
Trang 40PHẦN B :THIẾT KẾ
Mô tả:
và ghi vào CPU 89S8252.
-SCK :Nhịp clock khi ghi chương trình -MISO:Gửi trả lời từ CPU về máy tính
-MOSI :Gửi dữ liệu chương trình từ máy tính xuống CPU 89S8252
-Chân 16_clk:Tạo xung cấp cho XC95108 thực hiện đồng bộ bit
Trang 41PHẦN B :THIẾT KẾ
2.2.3.Mạch led hiển thị
Sơ đồ nguyên lý P 2 0 V C CP 2 1
P 2 2
P 2 4P 2 3
R 2
3 3 0D 1
L E D
R 4
3 3 0R 5
3 3 0R 7
3 3 0R 8
3 3 0R 9D 2
L E DD 3
L E DD 4
L E DD 5
L E DD 6
Trang 42PHẦN B :THIẾT KẾ
Mô tả:
Mạch led tương ứng các kênh điều khiểnGiá trị điện trở
R = (Vcc –1.7) / 10 mA = 330
Trang 43PHẦN B :THIẾT KẾ
2.2.4.Mạch xử lý đồng bộ bitMô tả:
XC95108 nhận dữ liệu từ 73M223 xử lý đồng bộ bit,sau đó gửi về CPU
đồng bộ bit
RXD:Gửi dữ liệu về CPU 89S8252 đã xử lý đồng bộDATA_IN:Ngõ vào dữ liệu chưa xử lý đồng bộ bitTMS,TDI,TDO,TCK :Các chân lập trình XC95108
Trang 44PHAÀN B :THIEÁT KEÁ
G N D
G N D
G N D
G N DG N DG N D
V C CV C C
V C C
V C CR X D
D A T A _ I N1 6 _ C L K
X C 1X C 2V C CV C CG N DT D O
U 2X C 9 5 1 0 8
Trang 45PHẦN B :THIẾT KẾ
2.2.4.1.Hoạt động xử lý đồng bộ bit
Khi dữ liệu truyền trong một hệ thống mạng rất dễ xảy ra hiện tượng nhiễu Vì vậy việc đọc bit start xác định bit đầu tiên của một byte thường gặp lỗi Để tránh hiện tượng này tại đầu thu cần xử lý đồng bộ bit.
Trang 46PHẦN B :THIẾT KẾ
Dữ liệu sau khi giải điều chế FSK được đưa vào mạch xử lý đồng bộ bit.Khi phát hiện chuyển mức logic từ cao
xuống thấp của start bit thì bit start được nhận dạng Lúc này một bộ đếm 8 xung clock được kích hoạt.Sau khi bộ đếm tràn thì dữ liệu ngõ vào được kiểm tra một lần nữa Nếu là mức thấp thì xác nhận đây là start bit,ngược lại thì là do hiện tượng nhiễu gây ra và mạch vào trạng thái
reset
Trang 47PHẦN B :THIẾT KẾ
Khi xác nhận là start bit thì mạch kích khởi bộ đếm 16 xung clock để đọc dữ liệu tuần tự vào Cứ như vậy mạch đồng bộ đọc vào 10 bit của 1 byte.Khi kết thúc 1 byte thì mạch xử lý đồng bộ lại được reset để chờ bit start của
byte kế.Như vậy tốc độ baud lấy mẫu dữ liệu từ máy tính gửi xuống gấp 16 lần tốc độ baud 1200.
Trang 48PHAÀN B :THIEÁT KEÁ
Trung taâm bit start
Trang 49PHẦN B :THIẾT KẾ
2.2.4.2.Sơ đồ macro mạch xử lý đồng bộ bit
Mạch xử lý đồng bộ bit được thiết kế bằng ngôn ngữ
VHDL trên phần mềm Project Manager của hãng Xillinx được chia thành 8 macro.Mỗi macro có chức năng riêng
2.2.4.2.1.Macro Detect start
D a t a _ in
D e t e c t _ s t a r t
Trang 50PHẦN B :THIẾT KẾ
-Data_in :Ngõ vào dữ liệu chưa đồng bộ bit-Reset_Detect_Start:Ngõ vào
-Detect_Start:Ngõ ra
Chức năng : Khi xuất hiện start bit thì macro phát hiện
tạo mức logic cao ở ngõ ra Detect_Start đồng thời reset macro.
Trang 51PHẦN B :THIẾT KẾ
2.2.4.2.2.Macro Count
-CE :Ngõ vào CLK:Ngõ vào-LOAD:Ngõ vào
-RESET:Ngõ vào -Q0-Q3:Ngõ ra
Chức năng : Sau khi macro Detect_Start phát hiện start
bit thì macro Count đếm 8 xung clock để lấy mức logic
Trang 52PHAÀN B :THIEÁT KEÁ
C EC L KL O A DR E S E T
Q 0Q 1Q 2Q 3
Trang 53PHẦN B :THIẾT KẾ
2.2.4.2.3.Macro Create_pulse
-In1: Ngõ vào-In2:Ngõ vào-In3:Ngõ vào -In4:Ngõ vào -Out:Ngõ ra
Chức năng : Sau khi macro Count đếm đủ 8 xung thì
macro Create_pulse tạo xung để để đọc lấy mức logic
Trang 54PHAÀN B :THIEÁT KEÁ
I n 1I n 2I n 3I n 4
O u t
Trang 55PHẦN B :THIẾT KẾ
2.2.4.2.4.Macro Detect_false_start
CLK: Ngõ vàoRESET:Ngõ vàoDATA_IN:Ngõ vào REFRESH:Ngõ ra
Chức năng :.Macro Create_pulse tạo xung để đọc lấy mức logic
trung tâm của start bit Trong trường hợp mức logic đọc được không phải là mức thấp thì macro Detect_false_start sẽ reset
mạch để dò tìm start bit mới.Nếu mức logic đọc được là mức cao
Trang 56PHẦN B :THIẾT KẾ
2.2.4.2.5.Macro Active_reset
In1: Ngõ vàoIn2:Ngõ vàoOut1:Ngõ ra Out2:Ngõ ra
Chức năng :.Khi phát hiện lỗi trong việc dò tìm start bit
thì macro Active_reset kích hoạt reset mạch
Trang 57PHAÀN B :THIEÁT KEÁ
I n 1
I n 2
O u t 1
O u t 2
Trang 58PHẦN B :THIẾT KẾ
2.2.4.2.6.Macro Enable_16
In1: Ngõ vàoIn2:Ngõ vàoCLK:Ngõ vào Out1:Ngõ raOut2:Ngõ ra
Trang 59PHAÀN B :THIEÁT KEÁ
I n 1I n 2C l k
O u t 1
O u t 2
Trang 60PHẦN B :THIẾT KẾ
2.2.4.2.7.Macro Select_clock
In1: Ngõ vàoIn2:Ngõ vàoOut:Ngõ ra
Chức năng :.Là ngõ tạo xung clock đọc lấy dữ liệu đã
được đồng bộ bit Ngõ tạo xung này chỉ có khi việc dò tìm start bit là chính xác
Trang 61PHAÀN B :THIEÁT KEÁ I n 1
I n 2
O u t
Trang 62PHẦN B :THIẾT KẾ
2.2.4.2.8.Macro 10bit
In1: Ngõ vàoIn2:Ngõ vàoOut:Ngõ ra
Chức năng :.Sau khi đọc lấy 10 bit của 1 byte dữ liệu,
macro 10bit sẽ reset mạch để dò tìm start bit mới.