NGHIÊN CỨU VÀ THIẾT KẾ MẠNG CÔNG NGHIỆP SỬ DỤNG CHIP FPGA VÀ CPU 89S8252

trạm Ethernet sẽ phát hiện ra xung đột nhờ so sánh dữ liệu trên đường truyền với dữ liệu đã phát

Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA _oOo _ NGUYỄN BẢO KỲ NGHIÊN CỨU VÀ THIẾT KẾ MẠNG CÔNG NGHIỆP SỬ DỤNG CHIP FPGA VÀ CPU 89S8252 CHUYÊN NGÀNH MÃ SỐ : Vô Tuyến - Điện Tử : 02.07.01 LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, THÁNG 03 NĂM 2004 PHẦN GIỚI THIỆU MẠNG CÔNG NGHIỆP 1.GIỚI THIỆU MẠNG CÔNG NGHIỆP Trang Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 Trong nhiều thập niên năm qua việc ứng dụng mạng thông tin vào lĩnh vực công nghiệp bùng nổ mạnh mẽ.Các hệ thống mạng phát triển mạnh đa dạng Việc ứng dụng mạng công nghiệp mang lại lợi ích rõ nét  Chi phí lắp đặt hệ thống  Nhân cơng điều hành  Tiện ích quản lý hệ thống  Cải thiện mơi trường làm việc Mơ hình hệ thống mạng điều khiển Mở rộng từ mạng cục ,các hệ thống cục kết nối với tạo mạng diện rộng Như với máy tính quản lý tập trung mạng điều khiển Trang Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 KIT1 Máy tính KIT KIT3 KIT4 KIT7 KIT8 KIT5 KIT KIT9 KIT1 Có thể xem mơ hình mạng cơng nghiệp gần giống mơ hình mạng khác.Tuy Mơ hình kết nối cơng cục nhiên có đa dạng kiểu liệu mạng mạng nghiệp Các dạng liệu mạng công nghiệp :  Tín hiệu máy hoạt động hay nghỉ  Số máy mạng  Tình trạng tốt hay xấu máy  Chu kỳ hoạt động máy OSI TCP/IP  Cấu hình máy  Tín hiệu kiểm traApplication mạng  Thơng tin trả lời từ máy Application  Presentation 2.KHẢO SÁT GIAO THỨC VÀ CẤU TRÚC MẠNG 2.1.Mơ hình TCP/IP:Session Mơ hình TCP/IP (Transmission Control Protocol / Internet Protocol) mơ hình cho Transport Transport mạng Internet sử dụng rộng rãi Cấu trúc lớp TCP/IP có số điểm tương đồng với mơ hình OSI (Open Network System Interconnect) có bỏ bớt Internet So với lớp mơ hình số lớp OSI, cấu trúc TCP/IP có sau đây: Data link Network access Physical Trang Cấu trúc lớp mơ hình TCP/IP so với mơ hình OSI Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 Lớp truy xuất mạng : Network Access Layer Lớp liên mạng : Internet Layer Lớp vận chuyển : Transport Layer Lớp ứng dụng : Application Layer Chức lớp : 2.1.1.Lớp truy xuất mạng (Network Access Layer): Lớp truy xuất mạng đại diện cho phận kết nối vật lý cáp, chuyển đổi (Adapter), card mạng, giao thức kết nối, giao thức truy cập mạng Lớp có nhiệm vụ trao đổi liệu máy chủ mạng TCP/IP khơng định nghĩa lớp mà dùng chuẩn có sẵn IEEE, X25, RS232, ETHERNET, Trang Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 2.1.2.Lớp liên mạng (Internet Layer): Chịu trách nhiệm cung cấp địa logic cho giao diện mạng vật lý để điều khiển việc truyền thông tin máy Lớp nhận liệu từ lớp vận chuyển, đóng gói thành IP datagram với IP header chứa thông tin việc truyền liệu, sau chuyển xuống lớp truy xuất mạng để truyền Lớp cung cấp giao thức để thông báo lỗi 2.1.3.Lớp vận chuyển: Lớp vận chuyển có nhiệm vụ phân phát liệu tới chương trình ứng dụng khác Lớp có hai nghi thức quan trọng TCP (Transmission Control Protocol) UDP (User Datagram Protocol) Đơn vị liệu lớp tin 2.1.4.Lớp ứng dụng: Đây lớp cao nhất, dùng để truy xuất dịch vụ mạng chương trình ứng dụng Một chương trình ứng dụng tương tác với nghi thức lớp để gửi nhận liệu Các dịch vụ lớp gồm có: truyền thư (SMTP), truyền nhận file (FTP) , truy cập từ xa (TELNET), 2.2.Nghi thức Ethernet: Lớp truy xuất mạng TCP/IP sử dụng nghi thức mạng có sẵn : Ethernet, IEEE 802, X25, Frame Relay, ATM.Trong mạng LAN, nghi thức sử dụng phổ biến mạng Ethernet Ethernet: Dựa điều khiển đa truy cập CSMA/CD (Carrier Sense Multiple Access/Collision Detect) Các chức Ethernet là:  Truyền nhận gói liệu  Giải mã gói kiểm tra địa trước phát cho phần mềm lớp  Kiểm tra lỗi 2.2.1.Điều khiển đatruy cập CSMA: Trước truyền liệu mạng, trạm Ethernet phải lắng nghe hoạt động kênh truyền Nếu phát kênh truyền bị bận, chờ mà khơng truyền Nếu kênh truyền trống truyền Sau bit cuối khung truyền trạm Ethernet phải đợi khoảng thời gian định để tạo khoảng cách khung Khoảng cách thời gian cho phép trạm khác chiếm kênh truyền Trong trường hợp xảy xung đột (khi có hai trạm phát kênh trống truyền liệu lên), trạm Ethernet phát xung đột nhờ so sánh liệu đường truyền với liệu phát Cả hai trạm ngưng phát chờ Trang Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 khoảng thời gian ngẫu nhiên trước phát lại Do thời gian chờ phát lại trạm ngẫu nhiên nên tránh việc tái xung đột, nhiên điều xảy ra, trạm phải chờ lần với thời gian chờ ngẫu nhiên tăng lên để giảm xác suất tái xung đột 2.2.2.Định dang khung Ethernet: Preamble (8 byte) Destination Address (6 byte) Source Address (6 byte) Type (2 byte) Data (46->1500 byte) FCS (3 byte) 2.2.2.1.Preamble : Gồm byte:  byte đầu có giá trị 10101010 có chức đồng cho phần cứng  byte có giá trị 10101011 báo cho biết bắt đầu frame 2.2.2.2 Destination Address Source Address: Địa nguồn địa đích, trạm Ethernet gán địa 48 bit cố định 2.2.2.3.Type : Xác định loại liệu 2.2.2.4.Data : Chứa liệu nhận từ lớp Trường liệu bao gồm IP Header, TCP Header, liệu Chiều dài trường liệu từ 46-1500 byte 2.2.2.5.FCS (Frame Check Sequence): Cho phép trạm nhận xác định việc truyền có bị lỗi hay khơng 2.3.Khảo sát Token Ring Token Ring có loại khung 2.3.1.Khung Token Khung Token có chiều dài byte  Start: Byte mở đầu  Access control:Byte điểu khiển  End :Byte kết thúc Start Start Access control Access control 2.3.2.Khung liệu/lệnh Trang End End Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 Khung liệu/lệnh có kích thước thay đổi tùy thuộc vào trường thông tin.Khung liệu mang thông tin lớp trên.Trong khung lệnh mang thơng tin điều khiển không chứa thông tin lớp Start Start          Access Access control control Frame Frame control control Destina Source Destina Source tion address tion address address address Data Data FCS FCS Start:Mở đầu khung Access control :Phân biệt khung Token khung lệnh /dữ liệu Frame control :Phân biệt loại thông tin điều khiển Destination address:Địa đến khung Source address:Nơi xuất phát khung Data:Có kích thước thay đổi mang thông tin FCS:Kiểm tra lỗi khung End:Kết thúc Frame status:Báo trạng thái khung nhận Trang End End Frame Frame status status Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 PHẦN GIỚI THIỆU GIẢI THUẬT TÍNH CRC KIỂM TRA DƯ THỪA THEO CHU KỲ CRC Trường kiểm tra lỗi FCS thực qua giải thuật tính CRC.Các CRC khác ứng với đa thức sinh ứng khác  CRC8 =X^8 + X^2 + X^1 +  CRC16=X^16+ X^15+ X^2 +  CRC32=X^32+ X^26+ X^23+ X^16+X^12+X^11+X^10+X^8+X^7+X^5+X^4+X^2+X+11 Thuật tốn tính CRC: M:Bản tin cần phát R:Phần dư kết chia G:Đa thức sinh Thực phép tính : (M*2n) / G =Q + R /G Kết phần dư R CRC cần gán vào tin để phát Việc lấy tin nhân 2n tức thêm vào số số không bậc đa thức sinh Sau thực chia module – cho đa thức sinh Phần dư R CRC cần tìm Tại đầu phát tin M thêm vào thành phần CRC trước phát Tại đầu thu nhận chuỗi liệu xử lý đầu phát Tuy nhiên kết cho R khơng kết luận việc truyền khơng bị lỗi Nếu phần dư R khác khơng kết luận việc truyềøn bị lỗi Có cách thực tính CRC:  Phần cứng  Phần mềm Trong đề tài sử dụng tính CRC8 phần mềm với đa thức sinh CRC8 =X^8 + X^2 + X^1 + Trang Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 Đa thức sinh :100000111 Tính CRC-8 Tính CRC-8 có chuỗi liệu sau với đa thức sinh 100000111 11110000 11010000 10101010 10000000 00000000 10000011 01110011 01 1000001 11 0110010 100 100000 111 010010 0111 10000 0111 00010 0000000 10 0000111 00 00001110 10101 1000 00111 0110 100100 100 000111 010 1000111 10 0000111 00 10000000 10000011 00000011 0000000 10 0000111 01 00001110 00000111 00001001 00000 1000 00111 0001 00111000 00000111 00111111 100000111 1111000000011101 0000110001001 bit dịch FCS=00111111B Trang Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 PHẦN ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ FSK Hệ thống mạng thiết kế đặt môi trường công nghiệp Do liệu dễ bị nhiễu suy hao Để tăng độ tin cậy việc truyền liệu ,tín hiệu từ máy tính gửi xuống cần điều chế giải điều chế KHẢO SÁT ĐIỀU CHẾ FSK Tín hiệu điều chế FSK có tần số thay đổi tùy thuộc vào luồng liệu nhị phân phát Dạng tín hiệu FSK Điều chế FSK thông dụng với việc truyền liệu tốc độ thấp từ 300 đến 1200 baud Dạng tín hiệu giải điều chế FSK PHẦN GIỚI THIỆU VỀ NGÔN NGỮ VHDL Trang 10 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 Xử lý khung DATA Có Đúng địa Mở cờ ACK Cập nhật liệu Khơng Thốt thủ tục Chương trình : ; ======================================================;Chuong trinh xu ly data nhan duoc Dieu kien de goi duoc chuong trinh ;nay la TF_RESULT =1 ;Trong truong data nhan duoc thi co byte Tuy nhien ;khong biet ;la byte thu la lenh nao lenh sau day ACK EQU 10 NMD EQU 11 TOKEN EQU 12 INT EQU 13 SETADD EQU 14 DATA EQU 15 ;====================================================== XULYDATA_RECEIVE: MOV A,TF_RESULT CJNE A,#1 ,EXIT_XULYDATA_RECEIVE_1 ;====================================================== ;R0 tro toi byte de doc xem Command gi ; Header - Address - "Command" - Data -FCS ;====================================================== MOV R0,RDT_PNT INC R0 INC R0 MOV A,@R0 MOV B,#4 MUL AB MOV DPTR,#EXIT_XULYDATA_RECEIVE_1 PUSH DPL PUSH DPH Trang 79 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 MOV DPTR,#JUMP0 JMP @A+DPTR EXIT_XULYDATA_RECEIVE_1: RET JUMP0: LJMP COMMAND_ACK RET LJMP COMMAND_NMD RET LJMP COMMAND_TOKEN RET LJMP COMMAND_INT RET LJMP COMMAND_SETADD RET LJMP COMMAND_DATA RET ;====================================================== ;Day la truong hop nhan Command_Ack ;====================================================== COMMAND_ACK: ;====================================================== ;Tro tro toi byte thu de lay address ; Header - Address - "Command" - Data -FCS ;====================================================== MOV R0,RDT_PNT INC R0 MOV A,@R0 CJNE A,ID,EXIT_COMMAND_ACK SETB FLAG_ACK EXIT_COMMAND_ACK: CALL UPDATE_POINTER RET ;====================================================== ;Day la truong hop nhan Command_NMD ;====================================================== COMMAND_NMD: JB INSTALL_ED,EXIT_COMMAND_NMD ;====================================================== ;FLAG_ACK la co dung de chi thi phai tra loi ACK ;Khi kiem tra thay co =1 thi phai tra loi ACK ;====================================================== SETB FLAG_ACK Trang 80 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 EXIT_COMMAND_NMD: CALL UPDATE_POINTER RET ;====================================================== ;Day la truong hop nhan Command_TOKEN ;====================================================== COMMAND_TOKEN: ;====================================================== ;Tro tro toi byte thu de lay address ; Header - Address - "Command" - Data -FCS ;====================================================== MOV R0,RDT_PNT INC R0 MOV A,@R0 CJNE A,ID,EXIT_COMMAND_TOKEN ;====================================================== ;Co TOKEN la co uu tien phat Khi Kit nao giu co nay thi se ;duoc uu tien phat.Nhung luu y sau chuyen co uu tien phat ;sang kit khac thi phai xoa co ;====================================================== SETB TOKEN SETB FLAG_ACK EXIT_COMMAND_TOKEN: CALL UPDATE_POINTER RET ;====================================================== ;Day la truong hop nhan Command_INT ;====================================================== COMMAND_INT: ;====================================================== ;Tro tro toi byte thu de lay address ; Header - Address - "Command" - Data -FCS ;====================================================== MOV R0,RDT_PNT INC R0 MOV A,@R0 CJNE A,ID,EXIT_COMMAND_INT SETB FLAG_ACK EXIT_COMMAND_INT: CALL UPDATE_POINTER RET ;====================================================== ;Day la truong hop nhan Command_SETADD Trang 81 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 ;====================================================== COMMAND_SETADD: ;====================================================== ;Tro tro toi byte thu de lay address ; Header - Address - "Command" - Data -FCS ;====================================================== MOV R0,RDT_PNT INC R0 INC R0 INC R0 MOV A,@R0 MOV ID,A SETB FLAG_ACK CALL UPDATE_POINTER RET ;====================================================== ;Day la truong hop nhan Command_DATA ;====================================================== COMMAND_DATA: ;====================================================== ;Tro tro toi byte thu de lay address ; Header - Address - "Command" - Data -FCS ;====================================================== MOV R0,RDT_PNT INC R0 INC R0 MOV A,@R0 CJNE A,ID,EXIT_COMMAND_DATA MOV R0,RDT_PNT INC R0 INC R0 INC R0 MOV A,@R0 MOV DATA_BYTE,A SETB FLAG_ACK EXIT_COMMAND_DATA: CALL UPDATE_POINTER RET 3.4.2.Lưu đồ thủ tục chuẩn bị liệu phát Trang 82 Nghiên cứu thiết kế mạng cơng nghiệp sử dụng FPGA CPU 89S8252 Khi có lệnh yêu cầu điều khiển từ Kit gửi ACK máy tính thủ tục chuẩn bị liệu phát gọi Thủ tục xây dựng khung liệu từ thông tin byte ACK byte liệu điều khiển Header Header Address Address Header Header Address Address Header Header Data Address Data Command Address Gán Header vào khung Address Data Gán HeaderCommand Address vào khung Data Command Header Header Header Header Tiếp tục Command Command FCS FCS Trục thời gian thiết kế khung liệu Gán địa gửi Gán địa gửi Thủ tục chuẩn bị liệu phát Có Yêu cầu trả lời ACK ? Có Khơngù Có u cầu điều khiển Có Gán ACK trả lời Gán ACK trả lời Yêu cầu gửi liệu? Khơng Có Gán cờ liệu Gán cờ liệu Cập nhật byte liiệu Cập nhật byte liiệu Trả lời ACK Có Khơngù Khơng Khơng Tiếp tục Có Thốt thủ tục Độ dài khung =0? Khơng Có B E Tình FCS Gán độ dàiFCS Tình khung Gán độ dài khung Xóa cờ Xóa cờ ACK ACK Xóa cờ liệu Xóa cờ liệu Cấp phát trỏ đích Cấp phát trỏ đích Trang 83 A Thốt thủ tục Gán độ dài khung Gán độ dài khung bằng 00 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 Trang 84 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 3.4.2.1.Lưu đồ tính FCS Hướng phát: Chuỗi liệu tính FCS byte :  Header  Address  Command  Data Kết tính FCS chứa byte thứ khung liệu Đa thức sinh :100000111 Tính CRC-8 Tính CRC-8 có chuỗi liệu sau với đa thức sinh 100000111 11110000 11010000 10101010 10000000 00000000 10000011 01110011 01 1000001 11 0110010 100 100000 111 010010 0111 10000 0111 00010 0000000 10 0000111 00 00001110 10101 1000 00111 0110 100100 100 000111 010 1000111 10 0000111 00 10000000 10000011 00000011 0000000 10 0000111 01 00001110 00000111 00001001 00000 1000 00111 0001 00111000 00000111 00111111 Data Data Command Command Address Address bit dịch Header Header FCS=00111111B FCS Trang 85 FCS chứa kết CRC-8 100000111 1111000000011101 0000110001001 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 11110000 11010000 10101010 10000000 00111111 11110000 11010000 10101010 10000000 00111111 FCS Phát Chuỗi liệu phát có FCS =00111111B Tính FCS Hướng thu: Chuỗi liệu tính FCS byte :  Header Gán số lần quay trái cờ C 32 Gán số lần quay trái cờ C 32  Address  Command  Data  FCS Xố cờ C Xố cờ C Kết tính FCS có giá trị khơng việc truyền không bị lỗi Quay trái cờ C byte FCS Quay trái cờ C byte thu Với chuỗi liệu ta có Quay trái cờ C phíaFCS sau : khung liệu byte data Quay trái cờ Cthay đổi Tuy nhiên bit dịch byte thứ byte data Ở hướng thu giải thuật tính FCS khôngbyte Command Quay trái cờ C Quay trái cờ C byte Command lúc giá trị FCS đầu phát C byte Address Quay trái cờ Quay trái cờ C byte Address Đa thức sinh :100000111 Tính CRC-8 C byte Header Quay trái cờ Quay trái cờ C byte Header Giảm số lần quay Giảm số lần quay 11110000 11010000 10101010 10000000 00111111 11110000 11010000 10101010 10000000 00111111 Không Số lần quay ? Thu Kết tính phần dư 0.Truyền khơng bị lỗi Cờ C 1? Khơng Cờ C 1? Có Có Xor byte Header 07h Xor byte Header 07h Cập nhật byte Header Cập nhật byte Header Có Xor byte Header 07h Xor byte Header 07h Gán Header vào byte FCS Gán Header vào byte FCS Trang 86 Thốt Khơng Gán Header Gán Header vào byte FCS vào byte FCS Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 Trang 87 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 Chương trình : ;====================================================== ;Tinh CRC-8 ;X^8 + X^2 + X^1 + ;Ti1nh CRC-8 cho byte : ;1/Header ;2/Address ;3/Command ;4/Data ;Ket qua CRC-8 duoc luu vao byte FCS ;Truong du lieu can tinh la 40 byte ;Duoc sap xep nhu sau ;Header-Addree-Command-Data-FCS ;Ngo vao tinh CRC co byte Header-Addree-Command-Data ;la cac gia tri nhan duoc ;Gia tri FCS la zero ;Ngo CRC-8 duoc chua FCS ;R0 =32 so lan dich ;====================================================== LOOPCRC: CLR C MOV A,34H RLC A MOV 34H,A MOV A,33H RLC A MOV 33H,A MOV A,32H RLC A MOV 32H,A MOV A,31H RLC A MOV 31H,A MOV A,30H RLC A MOV 30H,A DJNZ R0,UNCRC JC LASTCRC RESULT_CRC: MOV CRC,30H MOV 34H,CRC RET UNCRC: Trang 88 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 JNC CLR MOV XRL MOV SJMP LASTCRC: CLR MOV XRL MOV SJMP LOOPCRC C A,30H A,#07H 30H,A LOOPCRC C A,30H A,#07H 30H,A RESULT_CRC 3.4.3.Lưu đồ thủ tục phát liệu Thủ tục phát liệu sử dụng trỏ để đệm chứa liệu Con trỏ nguồn giữ vị trí byte liệu phát sau Con trỏ đích cấp phát qua thủ tục chuẩn bị liệu phát Con trỏ đích giữ vị trí cao liệu phát Thủ tục gọi Kit xử lý trao TOKEN Thủ tục phát liệu Có TOKEN? Khơng Khơng Con trỏ đích cấp phát ? Phát Phát Thoát Trang 89 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 PHAT: MOV CJNE JNB CLR MOV MOV MOV MOV SJMP PHAT1: JNB CLR MOV MOV INC MOV EXIT_PHAT: RET A,MSI_PNT A,MSO_PNT,PHAT1 RX_INHIBIT,EXIT_PHAT RX_INHIBIT MSI_PNT,#2BH MSO_PNT,#2BH RI_PNT,#30H RDT_PNT,#30H EXIT_PHAT FL_SCOM,EXIT_PHAT FL_SCOM R1,MSI_PNT SBUF,@R1 R1 MSI_PNT,R1 Trang 90 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 KẾT QUẢ VÀ HƯỚNG PHÁT TRIỂN 1.Các vấn đề thực luận án:  Thiết kế thi công hồn thành mạch điều chế ,giải điều chế FSK trao đổi liệu máy tính Kit mạng  Thiết kế thi cơng hồn thành Kit, thực điều chế giải điều chế FSK ;xử lý đồng bit dùng FPGA ;đồng khung liệu  Tìm hiểu xử dụng CPU 89S8252 phục vụ nhu cầu mở rộng  Viết chương trình giao tiếp với Kit mạng Giao tiếp cho phép người sử dụng khai thác mạng cách dễ dàng 2.Những hạn chế hướng phát triển luận án: 2.1.Những hạn chế  Chưa thực kết nối điều khiển máy công nghiệp cụ thể  Các tùy chọn để sử dụng hạn chế  Sử dụng cổng COM nên tốc độ hạn chế 2.2.Hướng phát triển  Cần lập trình tối ưu nữa, làm cho chương trình linh hoạt việc xét tương quan giá trị, giảm tối đa việc hao phí tài nguyên Đặc biệt nên thử nghiệm thực tế mạng công nghiệp  Truyền đồng dùng USB nâng cao tốc độ truyền Trang 91 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 DATA SHEET CÁC CHIP SỬ DỤNG 1.89S8252 2.73M223 3.XC95108 Trang 92 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 TÀI LIỆU THAM KHẢO 1.Industrial electronics Thomas E.kissell 2.http:/www.xilinx.com 3.Hợp ngữ lập trình ứng dụng Tống Văn On-Hồng Đức Hải http://www.macs.hw.ac.uk/~pjbk/nets/crc/ http://www.token-ring-analyser.co.uk/ http://www.fddi-analyser.co.uk/ http://pclt.cis.yale.edu/pclt/comm/tcpip.htm 8.http://www.atmel.com/ http://www.lan-analyser.co.uk/ Trang 93 ... phần sử dụng thiết kế Package- Một package coi tập hợp kiểu liệu sử dụng thường xuyên thiết kế chương trình thiết kế hệ thống Trang 11 Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252. .. dịch FCS=00111111B Trang Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 PHẦN ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ FSK Hệ thống mạng thiết kế đặt môi trường công nghiệp Do liệu dễ bị nhiễu.. .Nghiên cứu thiết kế mạng công nghiệp sử dụng FPGA CPU 89S8252 Trong nhiều thập niên năm qua việc ứng dụng mạng thông tin vào lĩnh vực công nghiệp bùng nổ mạnh mẽ.Các hệ thống mạng phát