Nghiên cứu và thiết kế mạng công nghiệp sử dụng chip fpga và cpu 89s8252 part 2

Nghiên cứu và thiết kế mạng công nghiệp sử dụng chip fpga và cpu 89s8252

Trang 1

TÓM TẮT NỘI DUNG THỰC HIỆN

Thiết kế một hệ thống mạng ứng dụng trong công nghiệp với các tính năng đặc biệt.Hệ thống mạng cho phép người sử dụng có thể điều khiển tất cả các Kit trong mạng cũng như nhận những dữ liệu từ các Kit gửi về.

NGHIÊN CỨU VÀ THIẾT KẾ MẠNG CÔNG NGHIỆP SỬ DỤNG

CHIP FPGA VÀ CPU 89S8252

Trang 2

 Các dạng dữ liệu trong hệ thống mạng:

 Tín hiệu Kit đang hoạt động hay đang nghỉ

 Số Kit trong mạng

 Tình trạng tốt hay xấu của từng Kit

 Chu kỳ hoạt động của Kit

 Cấu hình của các Kit

 Tín hiệu kiểm tra mạng

Trang 3

 Cấu trúc mạng được thiết kế có 3 lớp :

Trang 4

Để thực hiện những ý tưởng trên của đề tài các công cụ sau được sử dụng :

đồng bộ bit

Trang 5

BỐ CỤC TRÌNH BÀY

Trang 6

1.GIỚI THIỆU MẠNG CÔNG NGHIỆP

Trong nhiều thập niên qua việc ứng dụng mạng thông tin vào lĩnh vực công nghiệp đã bùng nổ rất mạnh mẽ.Các hệ thống mạng phát triển rất mạnh và đa dạng

Việc ứng dụng mạng công nghiệp đã mang lại những lợi ích rõ nét

PHẦN A :LÝ THUYẾT

Trang 7

Mô hình hệ thống mạng điều khiển

Trang 8

Máy

Trang 9

Có thể xem mô hình mạng công nghiệp gần giống như các mô hình mạng khác.Tuy nhiên có sự đa dạng trong kiểu dữ liệu mạng công nghiệp

Các dạng dữ liệu trong mạng công nghiệp :

Trang 10

2.KHẢO SÁT GIAO THỨC VÀ CẤU TRÚC MẠNG 2.1.Mô hình TCP/IP:

Internet Protocol) là mô hình cho mạng Internet được sử dụng rộng rãi nhất hiện nay.

đồng với mô hình OSI (Open System Interconnect) nhưng có bỏ bớt một số lớp So với 7 lớp của mô hình OSI, cấu trúc TCP/IP chỉ có 4 lớp sau đây:

Trang 11

PHAÀN A :LYÙ THUYEÁT

NetworkData link

OSI TCP/IP

Trang 12

Chức năng của các lớp :

2.1.1.Lớp truy xuất mạng (Network Access Layer):

 Lớp truy xuất mạng đại diện cho các bộ phận kết nối vật lý như cáp, bộ chuyển đổi (Adapter), card mạng, giao thức kết nối, giao thức truy cập mạng Lớp này có nhiệm vụ trao đổi dữ liệu giữa các máy chủ và mạng.

 TCP/IP không định nghĩa lớp này mà dùng các chuẩn có sẵn như IEEE, X25, RS232, ETHERNET,

Trang 13

2.1.2.Lớp liên mạng (Internet Layer):

 Chịu trách nhiệm cung cấp địa chỉ logic cho giao diện mạng vật lý để điều khiển việc truyền thông tin giữa các máy Lớp này nhận dữ liệu từ lớp vận chuyển, đóng gói thành các IP datagram với các IP header chứa thông tin của việc truyền dữ liệu, sau đó chuyển xuống lớp truy xuất mạng để truyền Lớp này cũng cung cấp các giao thức để thông báo lỗi.

Trang 14

2.1.3.Lớp vận chuyển:

 Lớp vận chuyển có nhiệm vụ phân phát dữ liệu tới các chương trình ứng dụng khác nhau Lớp này có hai nghi thức quan trọng là TCP (Transmission Control Protocol) và UDP (User Datagram Protocol) Đơn vị dữ liệu ở lớp này là các bản tin.

Trang 15

2.1.4.Lớp ứng dụng:

 Đây là lớp cao nhất, dùng để truy xuất các dịch vụ trên mạng bằng các chương trình ứng dụng Một chương trình ứng dụng sẽ tương tác với các nghi thức của lớp này để gửi và nhận dữ liệu Các dịch vụ trên lớp này gồm có: truyền thư (SMTP), truyền nhận file (FTP) , truy cập từ xa (TELNET),

Trang 16

PHAÀN A :LYÙ THUYEÁT

2.2.Ñònh dang khung Ethernet

FCS(3 byte)

Trang 17

2.2.2 Destination Address và Source Address :

một địa chỉ 48 bit cố định.

Trang 18

2.2.5.FCS (Frame Check Sequence):

 Cho phép trạm nhận xác định việc truyền có bị lỗi hay không.

Trang 19

2.GIỚI THIỆU GIẢI THUẬT TÍNH CRC

Trường kiểm tra lỗi FCS được thực hiện qua giải thuật tính CRC.Các CRC khác nhau ứng với các đa thức sinh ứng khác nhau.

Trang 20

Thuật toán tính CRC:

M:Bản tin cần phát

R:Phần dư kết quả chia G:Đa thức sinh

Thực hiện phép tính :

Trang 21

Kết quả phần dư R chính là CRC cần gán vào bản tin để phát

*Tại đầu phát bản tin M được thêm vào thành phần

CRC trước khi phát

*Tại đầu thu khi nhận được chuỗi dữ liệu cũng

được xử lý như đầu phát Tuy nhiên kết quả cho R là bằng không thì kết luận việc truyền không bị lỗi Nếu phần dư R khác không thì kết luận việc

truyềøn bị lỗi

Trang 22

3.ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ FSK

Hệ thống mạng được thiết kế đặt trong môi trường công nghiệp Do vậy dữ liệu rất dễ bị nhiễu và suy hao Để tăng độ tin cậy trong việc truyền dữ liệu ,tín hiệu từ máy tính gửi xuống cần được điều chế và giải điều chế

KHẢO SÁT ĐIỀU CHẾ FSK

Tín hiệu điều chế FSK có tần số thay đổi tùy thuộc vào luồng dữ liệu nhị phân được phát.

Trang 23

Dạng tín hiệu FSK

Trang 24

Điều chế FSK rất thông dụng với việc truyền dữ liệu tốc độ thấp từ 300 đến 1200 baud.

Dạng tín hiệu giải điều chế FSK

Trang 25

4 GIỚI THIỆU VỀ NGÔN NGỮ VHDL

Very High Speed IC Hardware Description Language là một chuẩn dùng trong công nghiệp được viết tắt là

VHDL.Nó được coi là một ngôn ngữ mô tả phần cứng có thể dùng thiết kế các hệ thống số với các cấp độ khác nhau :từ mức là các giải thuật (cấp độ trừu tượng ) đến các mức cụ thể thực hiện trên các cổng logic.

Trang 26

VHDL là dạng mô tả ngôn ngữ gần gũi với người thiết kế.VHDL bắt đầu từ những mô tả đơn giản đến các hệ thống phức tạp mới hình thành Quá trình tiếp cận VHDL cũng được thực hiện qua trình tự như vậy Các mô tả đơn giản được chúng ta tiếp cận ,sau đó các thiết kế phức tạp hơn được xây dựng trên nền tảng đó.Quá trình chúng ta tiếp cận như vậy đối với VHDL giúp chúng ta hiểu rõ hơn hệ thống thay vì chúng ta bắt tay ngay vào xây dựng một hệ thống lớn.

Trang 27

5 TỔNG QUAN FPGA

FPGA thích hợp cho nhiều ứng dụng vì chúng có tốc độ thích hợp (tầm xung nhịp: 50 đến 200 MHz) Các FPGA tiêu biểu chứa nhiều bản sao của một tế bào hay phần tử logic (LE=Logic Element) cơ bản lập trình được Một

phần tử logic (LE) có thể cài đặt một mạng các cổng logic mà đưa vào 1 hay 2 flip flop Các LE được sắp xếp theo cột hay ma trận trong chip.

Trang 28

Để thực hiện các phép toán phức tạp, các LE được nối lại bằng cách dùng mạng nối kết lập trình được Mạng này chứa các kết nối hàng và/hoặc cột cho toàn chip Các nối kết giữa các LE gần nhau thì ngắn hơn và nhanh hơn.

Field-Programmable Gate Array (FPGA) đã xuất hiện như giải pháp cơ bản cho vấn đề tranh thủ thời gian để đưa ra thị trường và rủi ro tài chính phải gánh chịu trong quá trình

nghiên cứu sản phẩm của công nghệ điện tử Nó cho phép

chế tạo ngay và giá sản phẩm rất thấp FPGA là 1 thiết bị cấu trúc logic có thể được người sử dụng lập trình trực tiếp mà

không phải sử dụng bất kỳ 1 công cụ chế tạo mạch tích hợp nào.

Trang 29

Ứng dụng của FPGA

 FPGA có thể sử dụng trong hầu hết các ứng dụng hiện đang dùng MPGA, PLD và các mạch tích hợp nhỏ (SSI).

Các mạch tích hợp ứng dụng đặc biệt (ASICs)

FPGA là một phương tiện tổng quát nhất để thực hiện các mạch logic số Chúng đặc biệt thích hợp cho việc thực hiện các ASICs Một số ví dụ ứng dụng đã được công bố: FIFO 1 megabit, giao tiếp vi kênh IPM PS/2, bộ truyền /nhận dạng T1,…

Trang 30

Thiết kế mạch ngẫu nhiên

Mạch logic ngẫu nhiên thường được thưc hiện bằng PAL Nếu tốc độ của mạch không đòi hỏi khắt khe (các PAL nhanh hơn hầu hết các FPGA) thì mạch có thể được thực hiện bằng FPGA Hiện nay, FPGA có thể thực hiện 1 mạch cần từ 10 đến 20 PAL.

Trang 31

Thay thế các chip SSI cho mạch ngẫu nhiên

Các mạch hiện tại trong các sản phẩm thương mại thường chứa nhiều chip SSI Trong nhiều trường hợp các chip SSI này có thể được thay thế bằng FPGA và kết quả là giảm diện tích của board mạch.

Trang 32

Chế tạo mẫu

FPGA rất lý tưởng cho các ứng dụng tạo mẫu sản phẩm Giá thành thực hiện thấp và cần thời gian ngắn để thực hiện thiết kế,cung cấp nhiều ưu điểm hơn so với các phương pháp truyền thống để chế tạo mẫu phần cứng Các bản mẫu ban đầu có thể được thực hiện rất nhanh và những thay đổi sau đó được thực hiện dễ dàng và ít tốn kém

Trang 33

Máy tính dựa trên FPGA

Một loại máy tính hoàn toàn mới có thể được chế tạo với các FPGA có thể tái lập trình ngay trên mạch FPGA Các máy này có một mạch chứa các FPGA với các chân board nối với các chip lân cận giống như thông thường Ý tưởng là 1 chương trình phần mềm có thể được biên dịch vào ngay phần cứng Phần cứng này sẽ được thực hiện bằng cách lập trình bo mạch FPGA

Trang 34

Phương pháp này có 2 ưu điểm chính:

1.Không cần quá trình lấy lệnh như các bộ vi xử lý truyền thống vì phần cứng đã gộp cả các lệnh Kết quả là tốc độ có thể tăng lên hàng trăm lần

2.Môi trường tính toán có thể được thực hiện song song mức cao, làm tăng tốc thêm nữa.

Trang 35

Tái cấu hình phần cứng trực tuyến

FPGA cho phép có thể thay đổi theo mong muốn cấu trúc của một máy đang hoạt động Một ví dụ là các thiết bị máy tính từ xa có thể được thay đổi trực tuyến để khắc phục sự cố hay có lỗi thiết kế Kiểu FPGA thích hợp nhất cho các ứng dụng này là những FPGA có các chuyển mạch lập trình được.

Trang 36

PHẦN B :THIẾT KẾ

1.Chương trình quản lý

1.1Giao diện người dùng

Trang 37

Phần mềm được viết mô hình hoạt động của mạng cho

phép truy xuất đến các Kit trong mạng Người sử dụng chỉ quan tâm đến lớp ứng dụng cần truy xuất đến Kit nào

trong mạng và dữ liệu là gì Ở đây dữ liệu được biên dịch giữa phần mềm quản lý và các Kit một cách trong suốt

Kit CV: Kit convert làm nhiệm vụ điều chế FSK các

khung dữ liệu từ máy tính gửi đến các Kit trong mạng đồng thời giải điều chế FSK các khung dữ liệu từ các Kit gửi về máy tính

Trang 38

1.2.Giao diện truy cập mạng

Trang 39

2.Thiết kế phần cứng

2.1.Mạch convert.dsn:

Sơ đồ khối

ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ

TÍN HIỆU FSKGIAO TIẾP

MÁY TÍNH GIAO TIẾP ĐƯỜNG TRUYỀN

Trang 40

Sơ đồ nguyên lý

V C CV C C

C 70 1C 50 1R 11 0 0 K

R 31 0 0 KC 2

0 1P 1

C 6

C 8C 4

1 3

T 1 O U T 1 4

R 21 M

Y 1

C 10 1

R X DT X D

Trang 41

Mô tả:

Hướng phát :

Tín hiệu gửi từ máy tính xuống theo chuẩn RS232.Ngõ ra TXD đưa vào IC 73M223 điều chế FSK gửi ra chân TXA có biên độ đỉnh đỉnh là 5V và cách ly qua T2.T2 có 2 ngõ ra là TX1 và TX2 truyền dữ liệu xuống các Kit.

Start bitStop bit-12V

12VTXD

Trang 42

Hướng thu:

Tín hiệu truyền từ các Kit trong mạng về Kit convert dạng FSK được đưa vào 2 ngõ vào RX1và RX2 của T1 T1 có nhiệm vụ cách ly dữ liệu nhận được từ đường truyền với Kit convert và đưa tín hiệu vào 73M223 để giải điều chế FSK.Dữ liệu sau khi được giải điều chế được gửi lên máy tính

Trang 43

2.2.Mạch Kit.dsn

ĐIỀU CHẾ VÀ GIẢI ĐIỀU CHẾ

TÍN HIỆU FSK

XỬ LÝ TRUNG GIAO TIẾP

ĐƯỜNG TRUYỀN

XỬ LÝ ĐỒNG BỘ

BIT

Trang 44

PHAÀN B :THIEÁT KEÁ

3 0 p1 1 0 5 9

3 0 p

R X DM O S I

M I S OS C K

G N D

P 2 0P 2 2P 2 4P 2 6

T X DD A T A _ I N _ 1

T X D

R X DD A T A _ I ND A T A _ I N _ 1

1 6 _ C L KX C 1X C 3X C 5

A D 3A D 0A D 2A D 5A D 7

P 2 0P 2 2P 2 4P 2 6V C C

G N D

G N DG N DG N D

V C CV C C

T M ST D IG N DA D 0

A D 2A D 4A D 6

G N D

R X DD A T A _ I N1 6 _ C L K

V C CG N D

P 2 0

P 2 1

P 2 4P 2 5

P 2 7P 2 6P 2 3

C 3C 2

1 0 u / 1 6 V

J P 1

J 3

R 31 0 k

R 61 5 k

C 9C 70 1R 1 21 0 0 KR 1 41 0 0 K

J 1

C O N 1 0

135791 0

U 2X C 9 5 1 0 8

J 4

C 8C 5

0 1

J 2

135791 0

C 5 _ 10 1C 5 _ 2

0 1C 5 _ 3

0 1C 5 _ 40 1

R 23 3 0D 1L E D

R 43 3 0R 51 5 0R 71 5 0R 81 5 0R 91 5 0R 1 01 5 0R 1 11 5 0D 2

L E DD 4L E DD 5L E DD 6L E DD 7L E DD 8L E DC 4

0 1

D 3L E D

C 6R 1 31 M

M O S IS C KM I S O

T R A N S M I TR E C E I V E

Trang 45

Mô tả:

Hướng thu:

Nhận dữ liệu từ máy tính được Kit convert điều chế

FSK.Dữ liệu FSK được giải điều chế trở thành tín hiệu nhị phân ,sau đó tín hiệu được đưa vào XC95108 để xử lý

đồng bộ bit.Kết quả sau đó đưa về CPU 89S8252 để xử lý đồng bộ khung, đồng bộ byte và lọc lấy dữ liệu điều

khiển

Trang 46

Hướng phát:

Gửi các khung dữ liệu về máy tính CPU89S8252 phát khung dữ liệu đến 73M223 để điều chế FSK Sau đó tín hiệu điều chế truyền về máy tính qua T1.

Trang 47

2.2.1.Mạch điều chế và giải điều chế FSK

Sơ đồ nguyên lý

V C CV C C

3 0 p3 0 p

3 5 7 8 9

T X DD A T A _ I N _ 1

C 9

C 70 1R 1 21 0 0 KR 1 4

C 50 1

C 40 1

C 6R 1 31 M

T R A N S M I TR E C E I V E

Trang 48

Mô tả:

Hướng thu:

Mạch giải điều chế FSK làm nhiệm vụ nhận tín hiệu FSK ,giải điều chế đưa ra dữ liệu dạng nhị phân 1010 Tín hiệu FSK đưa vào 2 chân RX1 và RX2.T2 làm nhiệm vụ cách ly đường truyền và chân Receive nhận được FSK so với đất hệ thống

Trang 49

Tín hiệu Receive được lọc thông dải bậc 4 Butterworth với các giá trị thích hợp của C5 ,R12,R14 đưa vào chân RXF.Tín hiệu FSK có f =1302Hz cho mức logic 1 và f =

2097Hz cho mức logic zero

Dạng tín hiệu FSK tại chân Receive

Trang 50

Hướng phát:

Mạch giải điều chế FSK làm nhiệm vụ nhận tín hiệu nhị phân từ CPU 89S8252 đưa đến IC73M223 điều chế thành tín hiệu FSK để phát lên đường truyền

Tín hiệu nhị phân cần được điều chế được đưa đến chân TXD của IC 73M223.

Trang 51

2.2.2.Mạch xử lý trung tâm

V C C3 0 p

3 0 p1 1 0 5 9

R X DP 2 0P 2 1P 2 2P 2 3P 2 4P 2 5P 2 6P 2 7

T X D1 6 _ C L K

X C 1X C 2X C 3X C 4X C 5

A D 3A D 4A D 0A D 1A D 2A D 5A D 6A D 7

P 2 0P 2 1P 2 2P 2 3P 2 4P 2 5P 2 6P 2 7V C CG N DY 1

C 1

C 3C 2

1 0 u / 1 6 V

J P 1R 3

1 0 k

R 61 5 k

J 1

C O N 1 0

1234567891 0

R 1 6 8 K

M O S IS C KM I S O

Trang 52

Trang 53

2.2.3.Mạch led hiển thị

P 2 1P 2 2

P 2 4P 2 5P 2 3

R 23 3 0D 1

L E D

R 43 3 0R 53 3 0R 73 3 0R 83 3 0R 93 3 0R 1 0D 2

L E DD 3L E DD 4L E DD 5L E DD 6L E DD 7

Trang 54

Mô tả:

Mạch led tương ứng các kênh điều khiểnGiá trị điện trở

R = (Vcc –1.7) / 10 mA = 330Chọn R = 330 ohm

Trang 55

2.2.4.Mạch xử lý đồng bộ bitMô tả:

XC95108 nhận dữ liệu từ 73M223 xử lý đồng bộ bit,sau đó gửi về CPU

đồng bộ bit

RXD:Gửi dữ liệu về CPU 89S8252 đã xử lý đồng bộDATA_IN:Ngõ vào dữ liệu chưa xử lý đồng bộ bitTMS,TDI,TDO,TCK :Các chân lập trình XC95108

Trang 56

G N D

G N DG N DG N D

V C CV C C

V C C

V C CR X D

D A T A _ I N1 6 _ C L K

X C 1X C 2V C CV C CG N DT D O

U 2X C 9 5 1 0 8

Trang 57

2.2.4.1.Hoạt động xử lý đồng bộ bit

Khi dữ liệu truyền trong một hệ thống mạng rất dễ xảy ra hiện tượng nhiễu Vì vậy việc đọc bit start xác định bit đầu tiên của một byte thường gặp lỗi Để tránh hiện tượng này tại đầu thu cần xử lý đồng bộ bit.

Trang 58

Dữ liệu sau khi giải điều chế FSK được đưa vào mạch xử lý đồng bộ bit.Khi phát hiện chuyển mức logic từ cao

xuống thấp của start bit thì bit start được nhận dạng Lúc này một bộ đếm 8 xung clock được kích hoạt.Sau khi bộ đếm tràn thì dữ liệu ngõ vào được kiểm tra một lần nữa Nếu là mức thấp thì xác nhận đây là start bit,ngược lại thì là do hiện tượng nhiễu gây ra và mạch vào trạng thái

reset

Trang 59

Khi xác nhận là start bit thì mạch kích khởi bộ đếm 16 xung clock để đọc dữ liệu tuần tự vào Cứ như vậy mạch đồng bộ đọc vào 10 bit của 1 byte.Khi kết thúc 1 byte thì mạch xử lý đồng bộ lại được reset để chờ bit start của

byte kế.Như vậy tốc độ baud lấy mẫu dữ liệu từ máy tính gửi xuống gấp 16 lần tốc độ baud 1200.

Trang 60

Trung taâm bit start

Trang 61

2.2.4.2.Sơ đồ macro mạch xử lý đồng bộ bit

Mạch xử lý đồng bộ bit được thiết kế bằng ngôn ngữ

VHDL trên phần mềm Project Manager của hãng Xillinx được chia thành 8 macro.Mỗi macro có chức năng riêng

2.2.4.2.1.Macro Detect start

D a t a _ in