Thiết kế luận lý . chương 5

Khoa Khoa CNTT CNTT Bo Bo ä ä môn môn Kỹ Kỹ thua thua ä ä t t Ma Ma ù ù y y t t í í nh nh Phạm Tường Hải Đoàn Minh Vững Phan Đình Thế Duy Logic Design 1 - Chapter 5 2 T T à à i i li li ệ ệ u u tham tham kh kh ả ả o o ) “Digital Logic Design Principles”, N. Balabanian & B. Carlson – John Wiley & Sons Inc., 2004 ) “Digital Design”, 3 rd Edition, J.F. Wakerly, Prentice Hall, 2001 ) “Digital Systems”, 5 th Edition, R.J. Tocci, Prentice Hall, 1991 Logic Design 1 - Chapter 5 3 Chương Chương 5. 5. Logic Design 1 - Chapter 5 4 D D ẫ ẫ n n nh nh ậ ậ p p ) Đốivớimạch tổ hợp, các tín hiệu ngõ ra tại 1 thời điểm nhất định chỉ phụ thuộcvàocáctínhiệu ngõ vào ở tại thời điểm đó mà không phụ thuộcvàolịch sử củacáctín hiệu ngõ vào trong quá khứ ) Có những trường hợpngười ta mong muốn ngõ ra của mạch số không chỉ phụ thuộcvàocáctínhiệu ngõ vào hiện hành mà còn phụ thuộcvàotrạng thái củamạch tại thời điểm các tín hiệu ngõ vào đượcgửi đến ) Trạng thái củamạch tại 1 thời điểmnhất định thì lạiphụ thuộcvàolịch sử củacáctínhiệu ngõ vào trong quá khứ ) Cầnphảicócơ chế cho phép lưutrữ thông tin truyềntải bởichuỗicáctínhiệu ngõ vào trong quá khứ Logic Design 1 - Chapter 5 5 C C á á c c đ đ ị ị nh nh ngh ngh ĩ ĩ a a & & kh kh á á i i ni ni ệ ệ m m cơ cơ b b ả ả n n ) Mộtmạch sốđượcgọilàmạch tuầntự (sequential circuit) nếucác ngõ ra củanótại 1 thời điểmnhất định là hàm củacả giá trị các ngõ vào tạithời điểmhiện hành và của chuỗigiátrị các ngõ vào trong quá khứ ) Cầncóbộ nhớ (memory) để lưu trữ quá khứ của các ngõ vào ) Cần đếncácmạch đặcbiệtcóthể sử dụng như các cell (thường gọi là primitive cell) để lưutrữ quá khứ gầncủa 1 ngõ vào ) Bằng cách kếtnốicácmemory cell nói trên kếthợpvớiviệcsử dụng các mạch tổ hợpcóthể giải quyết bài toán đặtrachomột mạch tuầnt ự ) Mô hình Mealy ) Mô hình Moore Logic Design 1 - Chapter 5 6 C C á á c c đ đ ị ị nh nh ngh ngh ĩ ĩ a a … … ) Vấn đề thước đo cho quá khứ ? ) Các khó khăn do tín hiệuxuất hiện không đồng thời, thờigiantrễ củacổng khác nhau, v.v… ) Cần đếnmộthệ thống định thời (timing) cho các mạch tuầntự ) Ngườitasử dụng xung đồng hồ (clock) để định thời ) Clock là tín hiệucódạng 1 chuỗi xung tuần hoàn ) Các thuộc tính quan trọng của tín hiệu clock • Duty cycle •Tầnsố/chu kỳ clock •Thời điểmtíchcực • Độ dốccạnh • Độ ổn định tầnsố và dạng sóng Logic Design 1 - Chapter 5 7 M M ạ ạ ch ch c c à à i i ( ( Latch Latch ) ) & & Flip Flip - - flop flop ) Phân tích hoạt động củamạch sau: ) Ngõracácmạch trên luôn ổn định ở trạng thái Q = 0 hay Q = 1 ) Mạch nhịổn (bistable device), là mạch tồntại ở 1 trong 2 trạng thái ổn định, có thểđượcsử dụng để chứa 1 bit thông tin ) Đốivớimạch số, phầntử linh kiện thông dụng nhất đượcsử dụng làm bộ nhớ cho các tín hiệulà1 thiếtbị điệntử nhịổncótênlàflip-flop Logic Design 1 - Chapter 5 8 M M ạ ạ ch ch c c à à i i SR SR ( ( SR Latch SR Latch ) ) ) Mạch nhịổn đãxétcóthể vẽ lạinhư sau ) Mạch đượcxemcó2 tínhiệu ngõ vào là I (tín hiệu bên ngoài) và Q (tín hiệuhồitiếp) “đấu” nhau để quyết định giá trị Q của memory cell ) Chúng ta xét 1 mạch bistable khác có tên là mạch cài SR (SR Latch) S : set R : reset ) Giải quyết đượcsự “đấu” nhau giữacáctínhiệuvào ) Mạch cài SR có sơđồkhốivà có thể vẽ lạinhư sau ) Xác định bảng sự thậtcủa mạch mạch cài SR ? ) Trạng thái ? •Trạng thái hiện hành Q(t n ) | Q n | Q •Trạng thái kế tiếp Q(t n+1 ) | Q n+1 | Q + Logic Design 1 - Chapter 5 9 M M ạ ạ ch ch c c à à i i SR . SR . ) Bảng chuyển trạng thái (transition table) củamạch cài SR ) Phương trình chuyểntrạng thái củamạch cài SR: Q + = S + R’.Q , điềukiện S.R = 0 ) Mạch cài SR sử dụng cổng NOR SRQ + 00Q 010 101 11 × SRQQ + SRQQ + 000 100 001 101 010 110 011 111 0 1 0 0 1 1 × × Logic Design 1 - Chapter 5 10 Đ Đ ị ị nh nh th th ờ ờ i i v v à à Clocked Clocked RS Latch RS Latch ) Mạch cài SR đãxétchưacó sự tham gia củaxungclock ) Xung clock giúp cho việc chuyểntrạng thái đượcxảyra đồng thờivàổn định hơn ) Clocked SR Latch sử dụng cổng NAND ) Sơđồkhối ) Bảng chuyểntrạng thái ) Phương trình chuyểntrạng thái Q + = C’ Q + C S + R’ Q CSRQ + 0 ×× Q 100Q 1010 1101 111 × [...] .. . Mạch cài JK (JK Latch) Phương trình chuyển trạng thái Q+ = C’.Q + C(J.Q’) + (K.Q)’.Q = C’.Q + C.J.Q’ + K’.Q + Q’.Q = C’.Q + C.J.Q’ + K’.Q = J.Q’ + K’.Q ; với C = 1 Kiểm tra điều kiện ? S.R = (J.Q’ ).( K.Q) = J.K.Q.Q’ = 0 Bảng chuyển trạng thái C J K Q+ 0 × × Q 1 0 0 Q Nhận xét 1 0 1 0 S = J.Q’ R = K.Q 1 1 0 1 1 1 1 Q’ Logic Design 1 - Chapter 5 11 Master-Slave Latch Ở mạch cài JK, điều gì sẽ xảy ra khi .. . đổi song song – nối tiếp Phân tích mạch Hoạt động Logic Design 1 - Chapter 5 19 Thanh ghi đa năng Ý tưởng về thanh ghi đa năng Một ứng dụng minh họa 000 001 Logic Design 1 - Chapter 5 100 20 Bài tập Problem Problem Problem Problem Problem Thầy 5. 1 5. 4 5. 5 5. 7 5. 1 1 Phan Đình Thế Duy duypdt@cse.hcmut.edu.vn Logic Design 1 - Chapter 5 21 .. . Design 1 - Chapter 5 13 (Toggle) T flip-flop Flip-flop có ngõ ra bật-tắt (toggle) Xây dựng từ JK flip-flop • Sơ đồ mạch • Phương trình Q+ = T.Q’ + T’.Q = T ⊕ Q toggle xảy ra khi T = 1 Một số mạch T flip-flop Xây dựng T flip-flop từ D flip-flop ? Logic Design 1 - Chapter 5 14 Kích thích các flip-flop Bảng trạng thái / phương trình chuyển trạng thái cho phép xác định trạng thái (ngõ ra Q) của flip-flop theo .. . kiện kích thích flip-flop JK flip-flop SR flip-flop D flip-flop Q Q+ J K × 0 0 0 1 0 0 1 0 0 1 1 1 × 0 1 Q Q+ S R 0 0 0 0 1 1 1 Logic Design 1 - Chapter 5 T flip-flop Q Q+ D Q Q+ T × 0 0 0 0 0 0 1 × 0 1 1 0 1 1 0 × 1 1 0 0 1 0 1 1 × 0 1 1 1 1 1 0 15 Thanh ghi (Register) Khác biệt của mạch tuần tự so với mạch tổ hợp • Có khả năng chứa vào bộ nhớ các thông tin về trạng thái của mạch, hệ quả của tín hiệu .. . Chapter 5 Thêm vào các tín hiệu điều khiển • Điều khiển xung clock • Điều khiển dữ liệu vào 17 Parallel-Load Shift Register Thanh ghi nạp song song 4 bit sử dụng JK flip-flop • Đệm xung clock • Đệm tín hiệu điều khiển nạp (load) • Tín hiệu điều khiển xóa (CLR) Thanh ghi thương mại hóa dưới dạng MSI • 74 273 • 74 373 • 74 374 Xây dựng thanh ghi dịch nạp song song ? Logic Design 1 - Chapter 5 18 Chuyển .. . Master-Slave Latch Logic Design 1 - Chapter 5 Flip-flop 12 (Delay) D Flip-flop Một giải pháp khác cho mạch cài SR là gán R = S’ Mạch cài D (D latch) • Phương trình chuyển trạng thái Q+ = D • Bảng chuyển trạng thái C × Q 1 0 0 1 1 Xây dựng D flip-flop từ JK flip-flop ? Giản đồ xung (timing waveform) Q+ 0 • D D D flip-flop 1 data hoặc delay Logic Design 1 - Chapter 5 13 (Toggle) T flip-flop Flip-flop có ng .. . hiệu ngõ ra theo tín hiệu ngõ vào hiện hành Đơn vị cơ bản để chứa 1 bit thông tin là flip-flop hoặc là mạch cài Các flip-flop có thể nhóm lại để tạo thành thanh ghi (register) Logic Design 1 - Chapter 5 • Thanh ghi n-bit là một tập hợp của n flip-flop (thường là D flipflop) • Các flip-flop này dùng chung xung clock và đáp ứng cùng thời điểm của xung clock • Có thể chứa được n bit thông tin Chuyển thông . “Digital Systems”, 5 th Edition, R.J. Tocci, Prentice Hall, 1991 Logic Design 1 - Chapter 5 3 Chương Chương 5. 5. Logic Design 1 - Chapter 5 4 D D ẫ ẫ n n. truyềntải bởichuỗicáctínhiệu ngõ vào trong quá khứ Logic Design 1 - Chapter 5 5 C C á á c c đ đ ị ị nh nh ngh ngh ĩ ĩ a a & & kh kh á á i i ni ni