Thiết kế luận lý . chương 4

Khoa Khoa CNTT CNTT Bo Bo ä ä môn môn Kỹ Kỹ thua thua ä ä t t Ma Ma ù ù y y t t í í nh nh Phạm Tường Hải Đoàn Minh Vững Phan Đình Thế Duy Logic Design 1 - Chapter 4 2 T T à à i i li li ệ ệ u u tham tham kh kh ả ả o o ) “Digital Logic Design Principles”, N. Balabanian & B. Carlson – John Wiley & Sons Inc., 2004 ) “Digital Design”, 3 rd Edition, J.F. Wakerly, Prentice Hall, 2001 ) “Digital Systems”, 5 th Edition, R.J. Tocci, Prentice Hall, 1991 Logic Design 1 - Chapter 4 3 Chương Chương 4. 4. Logic Design 1 - Chapter 4 4 D D ẫ ẫ n n nh nh ậ ậ p p ) Mạch số có các ngõ ra chỉ phụ thuộc vào giá trị/trạng thái củacác ngõ vào ở thời điểmhiện hành đượcgọilàmạch luậnlýtổ hợp (combinational logic circuits) hay gọitắtlàmạch tổ hợp ) Có thể có nhiềumạch tổ hợp đượcthiếtkếđểđáp ứng cùng 1 chức năng đề ra. Các mạch số này được đánh giá (nhằmlựachọnmạch nào thích hợphơn) dựa trên nhiềuyếutố khác nhau. •Tốc độ hoạt động • Độ phứctạp – Giá thành phầncứng •Năng lượng tiêu tốn •Sựđáp ứng về mặt linh kiện •… ) Thiếtkế chú trọng tăng ở yếutố này có thể dẫn đếnsự giảmsútở yếutố khác Logic Design 1 - Chapter 4 5 M M ạ ạ ch ch c c ộ ộ ng ng nh nh ị ị phân phân ) Mạch thựchiệntácvụ cộng đốivới2 giátrị nhị phân ) Hiệusuấtcủamạch đánh giá theo tốc độ thựchiện phép toán •Cóthể dựatrêncáccổng luậnlýchế tạo theo công nghệ thiên về tốc độ •Tốc độ có thể tăng đáng kể tùy theo cách thiếtkế mạch mà không quá phụ thuộc vào công nghệ chế tạocổng luậnlý ) Cân nhắclựachọngiữathiếtkếưutiênchotốc độ và thiếtkế thiên ưu tiên cho chi phí phầncứng ) Sơ đồ khốicủamạch cộng nhị phân X Y S n n n+1 Binary Adder Logic Design 1 - Chapter 4 6 M M ạ ạ ch ch c c ộ ộ ng ng (MC) (MC) to to à à n n ph ph ầ ầ n n ) Có thể xây dựng mạch cộng 2 số nhị phân n-bit từ các mạch cộng nhị phân 1-bit ) Sơ đồ khốicủamạch cộng toàn phần (full adder) ) Bảng sự thật – Bìa Karnaugh x i y i Full Adder S i C i+1 C i C i y i x i S i C i+ 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 00 01 11 10 0 11 1 11 C i y i x i S i 00 01 11 10 0 1 1 111 C i y i x i C i+1 ) Dạng hàm của các ngõ ra S i = x i ’y i C i ’+ x i y i ’C i ’ + x i ’y i ’C i + x i y i C i = x i ⊕ y i ⊕ C i C i+1 = x i y i + x i C i + y i C i = x i y i + C i (x i + y i ) = x i y i + C i (x i y i ’+ x i ’y i ) = x i y i + C i (x i ⊕ y i ) Logic Design 1 - Chapter 4 7 MC MC b b á á n n ph ph ầ ầ n n v v à à MC MC ripple ripple - - carry carry ) Mạch cộng toàn phần S i = x i ⊕ y i ⊕ C i C i+1 = x i y i + C i (x i ⊕ y i ) ) Mạch cộng bán phần (half adder) x i y i S i C i+1 C i x i y i Half Adder S i C i+1 x i y i S i C i+1 ) Mạch cộng ripple-carry •Giớihạn do thờigiantrễ của các tín hiệu carry ! F u l l A d d e r A 3 B 3 C 3 S 3 F u l l A d d e r A 2 B 2 C 2 S 2 F u l l A d d e r A 1 B 1 C 1 S 1 H a l f A d d e r A 0 B 0 C 4 S 0 Logic Design 1 - Chapter 4 8 M M ạ ạ ch ch c c ộ ộ ng ng Carry Carry - - Lookahead Lookahead ) Tính carry từ các bit của toán hạng A, B và C o ) Định nghĩa Generated Carry G i = A i B i Propagated Carry P i = A i ⊕ B i ) Ta tính được C i = A i-1 B i-1 + C i-1 (A i-1 ⊕ B i-1 ) = G i-1 + P i-1 C i-1 = G i-1 + P i-1 (G i-2 + P i-2 C i-2 ) = G i-1 + P i-1 G i-2 + P i-1 P i-2 C i-2 ) Tính lầnlượt C 1 = G 0 + P 0 C 0 C 2 = G 1 + P 1 G 0 + P 1 P 0 C 0 C 3 = G 2 + P 2 G 1 + P 2 P 1 G 0 + P 2 P 1 P 0 C 0 C 4 = G 3 + P 3 G 2 + P 3 P 2 G 1 + P 3 P 2 P 1 G 0 + P 3 P 3 P 1 P 0 C 0 P 1 P 2 P 3 G 1 G 2 C 0 P 0 G 0 P 1 P 2 P 3 P 2 P 3 G 3 P 3 C 4 Logic Design 1 - Chapter 4 9 M M ạ ạ ch ch c c ộ ộ ng ng Carry Carry - - Lookahead Lookahead … … ) Tổng quát C i+1 = G i + P i G i-1 + P i P i-1 G i-2 + P i P i-1 P i-2 G i-3 + … + P i P i-1 P i-2 …P 1 G 0 + P i P i-1 P i-2 …P 1 P 0 C 0 ) Mạch cộng Carry-Lookahead A 1 A 2 A 3 S 0 B 1 B 2 B 3 S 1 C 1 C 2 C 3 C 4 P 1 P 2 P 3 S 2 G 1 G 2 G 3 S 3 A 0 B 0 C 0 P 0 G 0 P 1 P 2 P 3 C a r r y - L o o k a h e a d Logic Design 1 - Chapter 4 10 M M ạ ạ ch ch tr tr ừ ừ nh nh ị ị phân phân ) Biểudiễnsố nguyên âm nhị phân dướidạng bù 2 ) Mạch cộng 2 số dướidạng bù 2 có khác gì so vớimạch cộng nhị phân đãxemxét? ) Mạch trừđượcthaythế bằng mạch chuyển đổibù2 và mạch cộng A 1 A 2 A 3 S 0 B 1 B 2 B 3 S 1 C 1 C 2 C 3 C 4 S 2 M S 3 A 0 B 0 Overflow [...] .. . A0b Eb Q3a Q2a Q1a Q0a Q3b Q2b Q1b Q0b 74LS138 A2 A1 A0 E3 E2 E1 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 74LS1 54 E1 E0 A3 A2 A1 A0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Logic Design 1 - Chapter 4 17 Bài tập Problem Problem Problem Problem Problem Thầy 4. 4 4. 7 4. 1 0 4. 1 1 4. 1 2 Phan Đình Thế Duy duypdt@cse.hcmut.edu.vn Logic Design 1 - Chapter 4 18 .. . 0 0 0 D4 0 1 1 0 0 0 1 0 0 0 0 D5 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 s0 D1 D2 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 D6 D7 Logic Design 1 - Chapter 4 16 Bộ giải mã đường n ra 2n … MSI giải mã đường thông dụng • 2 × 4 , 3 × 8 , 4 × 16 Giải mã ma trận cổng AND Giải mã cây Xây dựng mạch tổ hợp từ các bộ giải mã đường 74LS139 A1a A0a Ea A1b A0b Eb Q3a Q2a Q1a Q0a Q3b Q2b Q1b Q0b 74LS138 A 2.. . trên một số nhỏ hơn các ngõ xuất (không nhất thiết chỉ 1 ngõ xuất) Có sự gần giống giữa • Bộ mã hóa với bộ dồn kênh • Bộ giãi mã với bộ phân kênh • Hãy chỉ ra sự khác biệt giữa các mạch trên ? Logic Design 1 - Chapter 4 14 Bộ phân kênh Bộ phân kênh với 8 ngõ xuất Datainput x • Mạch luận lý • Bảng sự thật D0 D1 Control inputs Data outputs C2 C1 C0 D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 x 0 0 0 0 0 0 0 0 0 1 0 x .. . của hàm m biến Logic Design 1 - Chapter 4 Thí dụ f (x, y, z) = ∑ (1, 2, 4, 7) = z’ y’ x + z’ y x’ + z y’ x’ + z y x gán s0 = y và s1 = z f = s1’ s0’ x + s1’ s0 x’ + s1 s0’ x’ + s1 s0 x = s1’ s0’ D0 + s1’ s0 D1 + s1 s0’ D2 + s1 s0 D3 suy ra D0 = D3 = x và D1 = D2 = x’ • Vẽ mạch ? Thí dụ f (w, x, y, z) = ∑ (0, 4, 9, 13, 14) • Thiết kế ? • Vẽ mạch ? 13 Bộ giải mã – Bộ mã hóa Mạch tổ hợp nhận n ngõ nhập .. . (multiplexing) • Thiết bị thực hiện dồn kênh gọi là bộ dồn kênh (multiplexer) • Phía thu, đầu bên kia của kênh truyền thông, cần bộ phân kênh (demultiplexer) để phân phối dữ liệu trên kênh truyền đến các ngõ ra Logic Design 1 - Chapter 4 11 Bộ dồn kênh Bộ dồn kênh số là mạch có • 2n đường dữ liệu vào • 1 đường dữ liệu ra • n ngõ vào select hay selector Bộ dồn kênh với n = 3 D3 D4 D5 Multiplexer D2 D1 D2 D3 D4 D 0.. . 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 x 0 0 x D4 D5 D6 C0 C1 D7 C2 Logic Design 1 - Chapter 4 15 Bộ giải mã đường n ra 2n Bộ giải mã đường n ra 2n (n-to-2n line decoder) được xây dựng từ bộ phân kênh 2n ngõ xuất bằng cách: • Bỏ bớt ngõ nhập dữ liệu x • Mỗi cổng AND chỉ còn lại n ngõ nhập Bộ giải mã đường 3 ra 8 Control inputs D0 Data outputs C2 C1 C0 D0 D1 D2 D3 D4 D5 D6 D7 s2 Decoder 3x8 s1 0 0 0 1 0 0.. . Chapter 4 s1 s2 12 Xây dựng mạch tổ hợp từ bộ dồn kênh Tồn tại các mạch dồn kênh được thương mại hóa dưới dạng MSI Dùng bộ dồn kênh để hiện thực 1 mạch tổ hợp bất kỳ ? Bộ dồn kênh có dạng 2 lớp AND-OR • Cổng AND có n+1 ngõ nhập • Dạng s-o-p chính tắc của 1 hàm chuyển mạch n+1 biến Bộ dồn kênh m-1 selector có thể được sử dụng để hiện thực mạch tổ hợp của hàm m biến Logic Design 1 - Chapter 4 Thí dụ . Tocci, Prentice Hall, 1991 Logic Design 1 - Chapter 4 3 Chương Chương 4. 4. Logic Design 1 - Chapter 4 4 D D ẫ ẫ n n nh nh ậ ậ p p ) Mạch số có các ngõ ra. •Vẽ mạch ? ) Thí dụ f (w, x, y, z) = ∑ (0, 4, 9, 13, 14) •Thiếtkế ? •Vẽ mạch ? Logic Design 1 - Chapter 4 14 B B ộ ộ gi gi ả ả i i mã mã – – B B ộ ộ mã