Nghiên cứu thiết kế bộ lọc CFAR thích nghi cho mục đích

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - NGUYỄN XUÂN ĐÔNG NGHIÊN CỨU THIẾT KẾ BỘ LỌC CFAR THÍCH NGHI CHO MỤC ĐÍCH PHÁT HIỆN MỤC TIÊU RA ĐA TRÊN NỀN NHIỄU LUẬN VĂN THẠC SĨ KĨ THUẬT Chuyên ngành: Kĩ thuật truyền thông NGƢỜI HƢỚNG DẪN KHOA HỌC TS PHẠM THÀNH CÔNG Hà Nội – Năm 2015 MỤC LỤC LỜI CAM ĐOAN DANH MỤC CÁC CHỮ VIẾT TẮT VÀ KÝ HIỆU DANH MỤC CÁC HÌNH VẼ MỞ ĐẦU Lý lựa chọn đề tài Mục đích đề tài Đối tượng phạm vi nghiên cứu 10 Ý nghĩa khoa học thực tiễn đề tài 10 Các nội dung luận văn 11 CHƢƠNG 1: 12 CÁC TIÊU CHUẨN PHÁT HIỆN VÀ MÔ HÌNH THỐNG KÊ CỦA MỤC TIÊU 12 1.1 Tiêu chuẩn phát tối ưu 12 1.1.1 Mô hình tín hiệu đầu vào phát 12 1.1.2 Những tiêu phát 12 1.1.3.Các tiêu chuẩn phát tối ưu 15 1.2 Các mô hình thống kê mục tiêu hàm phân bố chúng 18 1.2.1 Các đặc trưng mục tiêu 18 1.2.2 Các mô hình thống kê mục tiêu đa 19 1.2.3 Hàm phân bố mật độ phân bố xác suất tín hiệu phản xạ từ mục tiêu đa cộng tạp đầu máy thu đa 22 Kết luận chương 26 CHƢƠNG 2: 27 CÁC BỘ PHÁT HIỆN THAM SỐ 27 2.1 Giới thiệu chung phát có ổn định xác suất báo động lầm 27 2.2 Phương pháp ổn định xác suất báo động lầm phát tham số 27 - 2- 2.3 Cấu trúc phát tham số có ổn định xác suất báo động lầm 28 2.3.1 Các phát CA-CFAR mô hình cải biên: 28 2.3.1 Các phát OS-CFAR 30 2.3.3 Các phát TM-CFAR 31 2.3.4 Công thức tính xác suất phát xung đơn D0 xác suất báo động lầm xung đơn F0 phát 31 2.4 Chỉ tiêu chất lượng phát tham số có ổn định xác suất báo động lầm 32 2.4 1.Tính tiêu chất lượng phát CA-CFAR 32 2.4 2.Tính tiêu chất lượng phát GO-CFAR 33 2.4 3.Tính tiêu chất lượng phát SO-CFAR 34 2.4 Tính tiêu chất lượng phát OS-CFAR 34 2.5 Tổng quan phát chùm xung: 36 a Đặc điểm chùm tín hiệu phản xạ từ mục tiêu 36 b Phương pháp phát chùm N xung 37 2.5.1 Bộ phát tham số OS-CFAR phát chùm xung tín hiệu đa tích lũy nhị phân (OS -CFAR BI) 37 2.5.2 Bộ phát tham số CA -CFAR phát chùm xung tín hiệu đa tích lũy nhị phân (CA -CFAR BI) 41 2.6 Bộ phát tham số CA –CFAR tích lũy không kết hợp (PI CA -CFAR Postdetection Integration CFAR processor) 43 2.7 Bộ phát tham số CA –CFAR có nhiễu xung 44 2.7.1.Bộ phát (CA -CFAR BI) có nhiễu xung (Excision CFAR Binary Integration processor ) 44 2.7.2 Bộ phát PI CA -CFAR có nhiễu xung (Adaptive Post-detection Integration CFAR processor ) 45 2.8 Kết mô số thuật toán CFAR 47 2.8.1 Mô đánh giá hiệu thuật toán CFAR phát đơn xung 47 A Tình mô 48 - 3- B Tình mô 50 2.8.2 Mô đánh giá hiệu thuật toán phát chùm xung tích lũy nhị phân 53 Kết luận chương 60 CHƢƠNG 3: 61 THIẾT KẾ BỘ LỌC CFAR THÍCH NGHI TRÊN NỀN CÔNG NGHỆ FPGA 61 3.1 Giới thiệu công nghệ FPGA 61 3.1.1 Sự phát triển thiết bị lập trình 61 3.1.2 Các giai đoạn thiết kế FPGA 63 3.1.3 Họ Xilink Spartan 64 3.2 Lựa chọn mô hình phát CFAR 67 3.2.1 Bài toán phát tín hiệu Radar 67 3.2.2 Bộ phát CFAR 70 3.3 Thực thi thiết kế kết đạt 74 3.3.1 Thực thi thiết kế 74 3.3.2 Một số hình ảnh thử nghiệm kết đạt 81 3.3.3 Đánh giá sơ kết thực nghiệm: 82 KẾT LUẬN 84 4.1 Những kết đạt được: 84 4.2 Hướng phát triển luận văn: 84 TÀI LIỆU THAM KHẢO 85 - 4- LỜI CAM ĐOAN Trước hết, xin gửi lời cảm ơn chân thành tới tập thể thầy cô Viện Điện tử Viễn thông, Trường Đại học Bách Khoa Hà Nội tạo môi trường thuận lợi sở vật chất chuyên môn trình thực đề tài Tôi xin cảm ơn thầy cô Viện Đào tạo sau đại học quan tâm đến khóa học này, tạo điều kiện cho học viên có điều kiện thuận lợi để học tập nghiên cứu Và đặc biệt Tôi xin gửi lời cảm ơn sâu sắc đến thầy giáo TS Phạm Thành Công tận tình bảo, định hướng khoa học hướng dẫn, sửa chữa cho nội dung luận văn Tôi xin cam đoan nội dung luận văn hoàn toàn tìm hiểu, nghiên cứu viết Tất thực cẩn thận có định hướng sửa chữa giáo viên hướng dẫn Tôi xin chịu trách nhiệm với nội dung luận văn Tác giả Nguyễn Xuân Đông - 5- DANH MỤC CÁC CHỮ VIẾT TẮT VÀ KÝ HIỆU ADC Analog-to-Digital Converter ASIC Application Specific IC BI Binary Integration CAD Computer Aided Design CA-CFAR Cell Averaging Constant False Alarm Rate CE Clock Enable CLB Configurable Logic Block CFAR Constant False Alarm Rate CLK Clock Signal CMOS Complementary MOS DRAM Dynamic Random-Access Memory DSP Digital Signal Processor DRC Design Rule Checker EEPROM Electrically Erasable Programmable Read-Only-Memory EPROM Erasable Programmable Read-Only-Memory FPGA Field-Programmable Gate Array GO-CFAR Greatest of- Constant False Alarm Rate IOB Input Output Block ISE Intergrated Software Enviroment IP Intellectual Property PAL Programmable Array Logic SO-CFAR Smallest of - Constant False Alarm Rate TM-CFAR Trimmed mean constant false alarm rate VHDL Hardware Description Language - 6- DANH MỤC CÁC HÌNH VẼ Hình 1.1 Các dạng mẫu mục tiêu theo mô hình Swerling ……………………… …… 21 Hình 1.2 Hàm mật độ phân bố xác suất bề mặt phản xạ hiệu dụng loại mục tiêu thăng giáng ………………………………………………………………………………….… 22 Hình 2.2.1 Mô hình tổng quát phát tham số…………………………….…… 28 Hình 2.3.1 Sơ đồ cấu trúc phát CA- CFAR ……………………….……… 29 Hình 2.3.2 Các phát OS-CFAR dạng ………………………….………………30 Hình 2.3.3 Các phát OS-CFAR dạng 2,3 ………………………………………30 Hình 2.5.1 Cấu trúc phát chùm N xung …………………………………………39 Hình 2.5.2 Cấu trúc phát tham số CA -CFAR BI…………………….………… 42 Hình 5.3 Kết từ phát CFAR BI ………………………………………… 43 Hình 2.6.1 Cấu trúc phát CA –CFAR tích lũy không kết hợp ………………….44 Hình 2.7.1 Sơ đồ cấu trúc phát CA -CFAR BI ……………………….…………45 Hình 2.7.2 Sơ đồ cấu trúc phát PI CA -CFAR có nhiễu xung……………… 47 Hình 3.1.1 Mô hình FPGA …………………………………………………… ………… 63 Hình 3.1.2 Lưu đồ trình thiết kế FPGA …………………………………….……….64 Hình 3.1.4 Bộ nhớ Block RAM Spartan-3 ……………………………… ……….66 Hình 3.1.5 Kiến trúc Spartan-3 ………………………………………………… ………67 Hình 3.2.1 Ví dụ biên dạng cự ly …………………………………………… ……….68 Hình 3.2.2 Môi trường không đồng nhất………………………………………………… 68 Hình 3.2.3 Ngưỡng phát mục tiêu ………………………………………….……… 69 Hình 3.2.4 Mô hình tổng quát phát CFAR …………………………… 70 Hình 3.2.5 So sánh mức ngưỡng phát ………………………………….………64 Hình 3.2.6 Ngưỡng cố định …………………………………………………………… 71 Hình 3.2.7 Bộ phát CA – CFAR ……………………………………… ………… 71 Hình 3.2.8 Bộ phát CFAR tổng quát ……………………………………………… 72 - 7- Hình 3.3.1 Các mô đun chương trình mạch FPGA …………….…….…… 74 Hình 3.3.2 Sơ khối đồ chức modul CFAR công nghệ FPGA ……….77 Hình 3.3.3 Mạch FPGA thực toán CA-CFAR ………………………………….79 Hình 3.3.4 Chương trình phần mềm hiển thị thông tin ………………………………….80 Hình 3.3.5 Hiển thị thông tin tín hiệu ngưỡng phát …………………… ………80 Hình 3.3.6 Màn hình sóng nhìn vòng radar ………………………………….…… 81 Hình 3.3.7 Thử nghiệm chương trình ……………………………………………………81 Hình 3.3.8 Phát mục tiêu tín hiệu vượt ngưỡng ………………….……………81 Hình 3.3.9.Phát nhầm biên độ tạp tăng cao (ngưỡng biên độ cố định)………… 82 Hình 3.3.10 Giảm xác suất phát nhầm sử dụng ngưỡng CFAR ………….……82 - 8- Mở đầu MỞ ĐẦU Lý lựa chọn đề tài Cùng với phát triển mạnh mẽ khoa học kỹ thuật, kỹ thuật số, công nghệ thông tin trang bị điện tử quân đội dân luôn cải tiến Đặc biệt hệ thống đa cảnh giới phòng không phương tiện vô tuyến điện tử trang bị từ năm 60, chúng hoạt động thời gian tương đối dài, số khối hệ thống không đảm bảo tiêu kỹ thuật Thêm vào khoảng thời gian kỹ thuật số, công nghệ thông tin chưa thật phát triển việc áp dụng hạn chế Để hệ thống đa hoạt động tốt hoàn thiện tính chiến kỹ thuật việc nâng cấp cải tiến có ứng dụng thành tựu khoa học tất yếu Trong hệ thống đa, nhiệm vụ toán xử lý cấp tin tức đa phát mục tiêu đo đạc tham số mục tiêu Trong phát mục tiêu nhiễu nhiệm vụ quan trọng phức tạp tin tức mục tiêu nhiễu đại lượng ngẫu nhiên Qúa trình xử lý cấp thực đài đưa thông tin ban đầu để cung cấp cho qúa trình xử lý tiếp theo, thông tin ban đầu có xác hay không hay nói cách khác chất lượng thông tin ban đầu định đến kết trình xử lý định đến kết cuối Hơn nữa, để hoàn thành chức cảnh giới nghĩa phải phát mục tiêu điều quan trọng phải làm tốt toán phát Do nghiên cứu phương pháp phát mục tiêu nhiễu cần thiết để lựa chọn phương pháp có hiệu thích hợp Từ ý nghĩa thực tiễn chọn luận văn tốt nghiệp với nội dung: “Nghiên cứu thiết kế lọc CFAR thích nghi cho mục đích phát mục tiêu radar nhiễu.” Mục đích đề tài Mục tiêu đặt tìm hiểu lý thuyết phát hiện, thuật toán ổn định xác suất báo động lầm, giải thuật phát tham số, sau đưa giải pháp lựa chọn thực thi phần cứng - 9- Mở đầu Đối tƣợng phạm vi nghiên cứu Luận văn tập trung nghiên cứu sở lý thuyết giải pháp thuật phát tham số, mô đánh giá hiệu phần mềm Matlab, thực nghiệm bo mạch Spartan-3 (FPGA) Kết đạt nhờ giúp đỡ tận tình thầy giáo TS Phạm Thành Công, bạn bè đồng nghiệp tạo điều kiện giúp đỡ, hướng dẫn cung cấp tài liệu thiết bị phần cứng để thực nghiệm cho luận văn Tôi xin trân trọng cảm ơn Thầy, Cô, bạn tạo điều kiện thuận lợi, có ý kiến đóng góp quý báu trình thực luận văn Ý nghĩa khoa học thực tiễn đề tài Trong hầu hết đài Rađa đại, mục tiêu phát cách tự động, điều thực cách so sánh tín hiệu chứa đựng thông tin mục tiêu với ngưỡng cố định Mục tiêu coi tồn tín hiệu thu vượt ngưỡng Quá trình gọi phát ngưỡng phát tự động Ngưỡng cố định cho ta xác suất phát xác suất báo động lầm xác định môi trường nhiễu cụ thể Trong xác suất báo động lầm phải thấp để đảm bảo mức báo động lầm thấp Nếu mức báo động lầm cao, hình tác dụng với tạp nhiễu (kể nhiễu tạp từ máy thu), Rađa coi tác đụng việc phát mục tiêu Mặt khác mức báo động lầm thấp so với mức cần thiết, xác suất phát thấp so với giá trị tối ưu số tín hiệu có ích từ mục tiêu không thu Với ngưỡng cố định, thay đổi môi trường nhiễu tạo thay đổi mức báo động lầm Để bảo đảm xác suất phát mục tiêu cao hệ thống Rađa số nay, mức ngưỡng để phát mục tiêu không cố định mà liên tục tự động thay đổi tuỳ theo điều kiện tác động nhiễu để trì mức báo động lầm không đổi (CFAR), điều hiểu phát ngưỡng thích nghi Trong Quân chủng Phòng Không – Không Quân khai thác sử dụng với số lượng không nhỏ đài đa hệ cũ (công nghệ Analog) - 10- Chương 3: Thiết kế lọc CFAR thích nghi công nghệ FPGA Hình 3.2.5 Ngưỡng cố định Như thấy hiệu suất phát ngưỡng cố định không đảm bảo xác suất báo động lầm theo yêu cầu đặt Điều làm tải phát đài Radar, từ trình phát hiện, trình khác đài Radar, trình bám chẳng hạn bị ảnh hưởng lớn Để đạt xác suất báo động lầm ổn định, CFAR, phương pháp tạo ngưỡng thích nghi cần thực Quá trình ước lượng mức nhiễu trình phát hình thành mẫu nhiễu bên cạnh mẫu nhiễu cần ước lượng Từ đó, sở đánh giá ngưỡng phát mục tiêu thiết lập Nói cách khác, ngưỡng thích nghi thiết kế đảm bảo theo kịp thay đổi môi trường q0 Tín hiệu vào Bộ tách sóng bình phương q1 qM q0 qM 1 qN Đánh giá mức nhiễu q Tq T Hình 3.2.6 Bộ phát CA – CFAR - 71 - So sánh Quyết định Chương 3: Thiết kế lọc CFAR thích nghi công nghệ FPGA Đầu vào cung cấp ghi dịch, xung quanh cell kiểm tra cell tham khảo dùng để xác định ngưỡng, ngưỡng xác định cách lấy trung bình giá trị cell tham khảo nhân với hệ số nhân T Tiếp theo ngưỡng dùng để so sánh với giá trị cell kiểm tra Nếu giá trị cell kiểm tra vượt ngưỡng, phát mục tiêu xác định Thanh ghi dịch dịch chuyển vị trí trình phát tiếp tục lặp lại cell cự ly Thanh ghi dịch coi cửa sổ tham khảo mà trượt cell cự ly Để hiểu cách tổng quan toàn diện phát CFAR, tiếp sau đưa mô hình phát CFAR mà thể đầy đủ số phát CFAR q0 Tín hiệu vào Bộ tách sóng bình phương q1 qM q0 qM 1 qN Tổng Tổng U V Lựa chọn Logic U + V, Max(U,V), Min(U,V), CA – CFAR GO – CFAR SO – CFAR Lựa chọn Logic q Tq T So sánh Quyết định Hình 3.2.7 Bộ phát CFAR tổng quát Hình 3.2.7 thể tổng quan phát CFAR, tương tự phần điểm khác biệt phát CFAR lựa chọn Logic Đối với phát CA - CFAR, ngưỡng phát tính toán cách lấy tổng đầu cell cự ly phía trước phía sau nhân với hệ số nhân T , giá trị sau nhân ngưỡng phát Đối với phát lựa chọn giá trị Logic lớn tổng đầu phía trước tổng đầu phía sau gọi phát GO - CFAR Ngược lại giá trị Logic lựa chọn nhỏ tổng đầu phía - 72 - Chương 3: Thiết kế lọc CFAR thích nghi công nghệ FPGA trước tổng đầu phía sau gọi phát SO - CFAR Mỗi phát khác có ưu điểm nhược điểm khuyến cáo sử dụng phần đồ án, nhằm có phát có hiệu cao đảm bảo xác suất báo động lầm ổn định Hiện kỹ thuật CFAR có bước tiến lớn, nhiều phát đưa Bộ phát CFAR tự động kiểm tra cell cự ly trung bình (Automatic Censored Cell Averaging), ACCA – CFAR, để định lựa chọn cell kiểm tra vùng nhiễu hay vùng trống lựa chọn mẫu có phân bố đồng với nhiễu cell kiểm tra để hình thành ngưỡng phát Trong trường hợp có hai nguồn nhiễu chuyển tiếp cửa sổ tham chiếu, phát ACCA – CFAR thực điều chỉnh xác suất báo động lầm mạnh phát thực tốt Đối với trường hợp nhiều mục tiêu người ta đưa phát loại bỏ nhiễu nhọn thích nghi (Adaptive Spiky Interference Rejection), ASIR – CFAR, để định kiểm tra mục tiêu nhiễu cách thực kiểm tra cell cự li, mà thông tin tiên nghiệm số mục tiêu nhiễu Với trường hợp nhiều mục tiêu nhiễu không đồng phát Bộ phân biệt Dữ liệu (Data Discriminator), DD – CFAR, thể tính vượt trội Bộ phát DD – CFAR thực hai lần bỏ qua liệu Trong lần bỏ qua thứ nhất, thuật toán kiểm tra tất mục tiêu nhiễu trở xuất cell tham chiếu cell kiểm tra Trong lần bỏ qua thứ hai thuật toán định lựa chọn cell kiểm tra vùng nhiễu vùng trống lựa chọn mẫu mà có phân bố đồng với nhiễu cell kiểm tra để hình thành ngưỡng phát Ngoài có phát cell cự li Trung bình Dư (Residual Cell Averaging), RCA – CFAR, cách tiến hành theo phương pháp ngưỡng thích nghi cho đường bao Rơ Lây mà phân bố tín hiệu nhiễu công suất nhiễu dư thay công suất đánh giá Thực ra, phần dư nhiễu có phần liên quan đến mẫu liền kề phân bố đồng cho phép nhận tính không đồng phân bố công suất nhiễu, việc quan sát đơn giản số mức độ tương quan chúng - 73 - Chương 3: Thiết kế lọc CFAR thích nghi công nghệ FPGA Bộ phát CA – CFAR đạt xác suất báo động lầm theo mong muốn xác suất phát cao môi trường đồng nhất, điều đó, mẫu nhiễu thu đồng có thống kê độc lập Trong phần thiết kế luận văn chọn mô hình phát CA-CFAR theo sơ đồ thuật toán hình 3.2.8 vừa đảm bảo xác suất phát ứng với tỉ số tín/tạp vừa đảm bảo tính đơn giản, hiệu thiết kế Luận văn lựa chọn phương pháp tính mức tạp ước lượng mức trung bình tạp m Cell cửa sổ Z=(Z1+Z2)/ 3.3 Thực thi thiết kế kết đạt đƣợc 3.3.1 Thực thi thiết kế Sản phẩm thực nghiệm luận văn bao gồm phần: - Bo mạch chương trình FPGA; - Chương trình phần mềm hiển thị máy tính Trong phần chương trình FPGA thực thi mạch Spartan3E Xc3s500E đảm nhiệm chức năng: TẠO CÁC XUNG ĐỒNG BỘ TẠO GiẢ MÃ CỰ LI, PHƯƠNG VỊ RADAR TẠOGIẢ TÍN HIỆU ĐẦU RA MÁY THU (T.HIỆU+TẠP) TẠO NGƯỠNG PHÁT HIỆN CFAR ĐƯỜNG TRUYỂN ETHERNET ĐÓNG GÓI DỮ LIỆU PHẦN MỀM HIỂN THỊ Hình 3.3.1 Các mô đun chương trình mạch FPGA - 74 - Chương 3: Thiết kế lọc CFAR thích nghi công nghệ FPGA Trên hình 3.3.1 thể mô đun chương trình mạch FPGA thực toán tạo phát CFAR, mô đun thực chức sau: Mô đun tạo xung đồng bộ: Có chức tạo xung đồng cho toàn chương trình, tín hiệu bao gồm: tín hiệu xung nhịp tạo mã cự ly, mã phương vị radar, xung nhịp tạo giả tín hiệu phản xạ từ mục tiêu tạp đầu máy thu, xung nhịp để ghi dịch ghi dịch xử lý CFAR… Các tín hiệu tạo từ chương trình với nguồn dao động để đảm bảo tính đồng toàn chương trình - - - tao xung kich phat - process(clk,kichphat_gia) - variable dem: integer; - begin if rising_edge(clk) then if dem >= 200000 then - dem := 0; - else - dem := dem + 1; - end if; - - if dem < 20 then - kichphat_gia