nghiên cứu và thiết kế khối khuếch đại tạp âm thấp ứng dụng cho hệ thống định vị gnss

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI Dương Hoàng Hải NGHIÊN CỨU VÀ THIẾT KẾ KHỐI KHUẾCH ĐẠI TẠP ÂM THẤP ỨNG DỤNG CHO HỆ THỐNG ĐỊNH VỊ GNSS Kỹ thuật điện tử Chuyên ngành : LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC : TS Phạm Nguyễn Thanh Loan Hà Nội – Năm 2014 i LỜI CAM ĐOAN Tôi Dương Hoàng Hải, học viên cao học chuyên ngành kỹ thuật điện tử, đại học Bách Khoa Hà Nội, xin cam đoan luận văn thực cách nghiêm túc, trung thực, tuân thủ quy định Nhà nước quy tắc chung quốc tế nghiên cứu khoa học kỹ thuật Nếu có vi phạm nào, xin hoàn toàn chịu trách nhiệm ii MỤC LỤC Trang Trang phụ bìa i Lời cam đoan ii Danh mục ký hiệu, chữ viết tắt vi Danh mục bảng vii Danh mục hình vẽ, đồ thị viii MỞ ĐẦU x TÓM TẮT LUẬN VĂN xi ABSTRACT xii Chương – TỔNG QUAN 1.1 Tổng quan GNSS 1.1.1 Khái niệm 1.1.2 Phân loại 1.1.3 Kiến trúc hệ thống 1.1.4 Nguyên lý định vị 1.1.5 Kiến trúc thực ứng dụng 1.2 Tổng quan công nghệ CMOS 1.2.1 Khái niệm 1.2.2 Transistor hiệu ứng trường MOSFET a Cấu tạo b Ký hiệu c Nguyên lý hoạt động d Đặc tuyến e Mô hình hóa 1.2.3 Tụ điện công nghệ CMOS 10 a Cấu tạo 10 b Nguyên lý hoạt động 11 1.2.4 Cuộn cảm công nghệ CMOS 11 a Cấu tạo 11 b Nguyên lý hoạt động 12 iii c Mô hình hóa 13 1.3 Quy trình thiết kế vi mạch tương tự 13 1.3.1 Sơ đồ khối tổng quát 13 1.3.2 Phân tích yêu cầu đặc tả thiết kế 14 1.3.3 Thiết kế nguyên lý mô 15 1.3.4 Thiết kế vật lý (layout) 15 1.3.5 Kiểm tra DRC 16 1.3.6 Kiểm tra LVS 17 1.3.7 Kiểm tra hiệu ứng ký sinh 18 1.3.8 Sử dụng công cụ hỗ trợ quy trình thiết kế 18 Chương - PHÂN TÍCH VÀ ĐẶC TẢ THIẾT KẾ KHỐI 20 KHUẾCH ĐẠI TẠP ÂM THẤP 2.1 Lý thuyết khối khuếch đại 20 2.1.1 Vị trí khối khuếch đại tạp âm thấp 20 2.1.2 Các tham số đặc trưng khối khuếch đại 20 a Hệ số khuếch đại 20 b Hệ số tạp âm 21 b1 Khái niệm nhiễu 21 b2 Phân loại nhiễu 21 b3 Khái niệm hệ số tạp âm 22 c Ma trận tán xạ 23 d Độ tuyến tính 24 d1 Khái niệm tuyến tính phi tuyến 24 d2 Ảnh hưởng hiệu ứng phi tuyến 25 2.2 Yêu cầu thiết kế 26 2.3 Lựa chọn kiến trúc cho vi mạch khuếch đại tạp âm thấp 27 2.3.1 Tầng khuếch đại CS 27 a Tầng khuếch đại CS tải điện trở 27 b Tầng khuếch đại CS tải điện cảm 28 c Tầng khuếch đại CS hồi tiếp điện trở 29 2.3.2 Tầng khuếch đại CG 29 iv 2.3.3 Tầng khuếch đại Cascode 30 Chương - THIẾT KẾ NGUYÊN LÝ VI MẠCH KHUẾCH ĐẠI 33 TẠP ÂM THẤP 3.1 Giải thuật thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp 33 3.2 Lựa chọn độ rộng kênh W transistor M1 35 3.3 Xác định giá trị điện dung CP để phối hợp trở kháng đầu vào 39 3.4 Xác định giá trị điện dung LG để phối hợp trở kháng đầu vào 42 3.5 Lựa chọn giá trị điện cảm LD giá trị điện dung C1 44 3.6 Phối hợp trở kháng đầu 48 3.7 Kiểm tra lại phối hợp trở kháng đầu vào 54 3.8 Kiểm tra ma trận tán xạ, hệ số khuếch đại, hệ số tạp âm 56 Chương – THIẾT KẾ VẬT LÝ (LAYOUT) VI MẠCH 60 KHUẾCH ĐẠI TẠP ÂM THẤP 4.1 Thiết kế vật lý cho vi mạch khuếch đại tạp âm thấp 60 4.2 Kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp 64 4.3 Kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp 65 4.4 Giải nén ký sinh mô sau layout cho vi mạch khuếch 65 đại tạp âm thấp KẾT LUẬN 69 TÀI LIỆU THAM KHẢO 70 PHỤ LỤC v DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT CG Common gate CMOS Complementation Cực cổng chung Metal Oxide Công nghệ bán dẫn dựa Semiconductor kết hợp transistor hiệu ứng trường loại N loại P CS Common source Cực nguồn chung DRC Design rule check Kiểm tra quy tắc thiết kế GNSS Global Navigation Satellite System Hệ thống vệ tinh định vị toàn cầu IC Intergrated circuit Vi mạch IF Intermediate frequency Trung tần LNA Low noise amplifier Bộ khuếch đại tạp âm thấp LVS Layout versus schematic Kiểm chứng tương đương sơ đồ layout sơ đồ nguyên lý MOSFET Metal oxide semiconductor field- Transistor hiệu ứng trường effect Transistor NF Noise figure Hệ số tạp âm NMOS N-Metal oxide semiconductor Transistor hiệu ứng trường loại N PMOS P-Metal oxide semiconductor Transistor hiệu ứng trường loại P RF Radio frequency Cao tần vi DANH MỤC CÁC BẢNG Bảng 2.1 Các yêu cầu thiết kế vi mạch khuếch đại tạp âm thấp 27 Bảng 3.1 Các yêu cầu thiết kế vi mạch khuếch đại tạp âm thấp 34 Bảng 3.2 Bảng kết trình thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp 59 Bảng 4.1 Bảng thông số cấu tạo vi mạch khuếch đại tạp âm thấp 67 Bảng 4.2 Bảng thông số hoạt động vi mạch khuếch đại tạp âm thấp 68 vii DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ Hình 1.1 Kiến trúc hệ thống GNSS [1] Hình 1.2 Nguyên lý định vị hệ thống GNSS [1] Hình 1.3 Sơ đồ khối chức vi mạch băng tần [2] Hình 1.4 So sánh kiến trúc thực ứng dụng GNSS [2] Hình 1.5 Cấu tạo MOSFET loại n (NMOS) [3] Hình 1.6 Tích hợp NMOS PMOS đế bán dẫn loại p [4] Hình 1.7 Các ký hiệu MOSFET [3] Hình 1.8 Đặc tuyến NMOS hiệu ứng sơ cấp [3] Hình 1.9 Tụ điện poly - poly [5] 11 Hình 1.10 Cuộn cảm công nghệ CMOS [6] 12 Hình 1.11 Các kích thước cuộn cảm [6] 12 Hình 1.12 Mô hình hóa cuộn cảm vi mạch [6] 13 Hình 1.13 Quy trình thiết kế sản xuất vi mạch tương tự 14 Hình 1.14 Cấu trúc hình học mặt nạ cho transistor PMOS [5] 16 Hình 1.15 Width, spacing enclosure [4] 17 Hình 2.1 Sơ đồ mạch thu tín hiệu RF [7] 20 Hình 2.2 Khối khuếch đại tạp âm thấp [6] 23 Hình 2.3 Mạch khuếch đại CS MOSFET [3] 25 Hình 2.4 Tầng khuếch đại CS tải điện trở [6] 27 Hình 2.5 Phối hợp trở kháng tầng khuếch đại CS tải điện trở [6] 28 Hình 2.6 Tầng khuếch đại CS tải điện cảm [6] 28 Hình 2.7 Tầng khuếch đại CS hồi tiếp điện trở [6] 29 Hình 2.8 Tầng khuếch đại CG tải điện cảm [6] 30 Hình 2.9 Tầng khuếch đại Cascode [6] 30 Hình 2.10 Trở kháng đầu vào xét đến điện dung Cpad [6] 31 Hình 2.11 Điện cảm LG bù cộng hưởng [6] 31 Hình 2.12 Sơ đồ mạch tương đương để tính NF[6] 32 Hình 3.1 Sơ đồ nguyên lý khởi đầu vi mạch khuếch đại tạp âm thấp [6] 33 Hình 3.2 Giải thuật tối ưu tham số khuếch đại tạp âm thấp LNA 35 Hình 3.3 Sơ đồ phân cực chiều cho transistor M1 36 Hình 3.4 Đồ thị tích (CGSgm) VG1 = 600mV với độ rộng kênh W = 2µm 37 Hình 3.5 Đồ thị tích (CGSgm) VG1 = 600mV với độ rộng kênh W = 4µm 37 Hình 3.6 Đồ thị tích (CGSgm) VG1 = 600mV với độ rộng kênh W = 8µm 38 Hình 3.7 Đồ thị tích (CGSgm) VG1 = 600mV với độ rộng kênh W = 20µm 38 Hình 3.8 Đồ thị tích (CGSgm) VG1 = 600mV với độ rộng kênh W = 40µm 39 Hình 3.9 Sơ đồ nguyên lý sau xác định độ rộng kênh W cho transistor M1 40 Hình 3.10 Kết mô phần thực trở kháng đầu vào với CP = 250fF 41 Hình 3.11 Kết mô phần thực trở kháng đầu vào với CP = 200fF 41 Hình 3.12 Kết mô phần thực trở kháng đầu vào với CP = 140fF 42 Hình 3.13 Kết mô phần thực trở kháng đầu vào với CP = 137fF 42 Hình 3.14 Kết mô phần ảo trở kháng đầu vào với LG = 50nH 43 Hình 3.15 Kết mô phần ảo trở kháng đầu vào với LG = 51nH 43 Hình 3.16 Kết mô phần ảo trở kháng đầu vào với LG = 50.8nH 44 Hình 3.17 Sơ đồ mạch nguyên lý với điện cảm LD điện dung C1 thư viện viii tsmc13rf 45 Hình 3.18 Kết mô hệ số khuếch đại công suất với giá trị LD = 1nH; C1 = 10.2pF 46 Hình 3.19 Kết mô hệ số khuếch đại công suất với giá trị LD = 5nH; C1 = 2pF 47 Hình 3.20 Kết mô hệ số khuếch đại công suất với giá trị LD = 2*5nH; C1 = 1pF 47 Hình 3.21 Phần thực trở kháng đầu chưa phối hợp trở kháng 48 Hình 3.22 Phần ảo trở kháng đầu chưa phối hợp trở kháng 49 Hình 3.23 Kết tính toán giá trị L2 C2 để phối hợp trở kháng [8] 49 Hình 3.24 Sơ đồ mạch nguyên lý phối hợp trở kháng đầu mạch lọc thông thấp 50 Hình 3.25 Phần thực trở kháng đầu với L2 = 14.88nH, C2 = 0.441pF 51 Hình 3.26 Phần ảo trở kháng đầu với L2 = 15.88nH, C2 = 0.441pF 51 Hình 3.27 Phần thực trở kháng đầu với L2 = 12.6nH, C2 = 0.441pF 52 Hình 3.28 Phần ảo trở kháng đầu với L2 = 12.6nH, C2 = 0.441pF 53 Hình 3.29 Phần thực trở kháng đầu với L2 = 12.6nH, C2 = 0.489pF 53 Hình 3.30 Phần ảo trở kháng đầu với L2 = 12.6nH, C2 = 0.489pF 54 Hình 3.31 Phần thực trở kháng đầu vào sau phối hợp trở kháng đầu 54 Hình 3.32 Phần ảo trở kháng đầu vào sau phối hợp trở kháng đầu 55 Hình 3.33 Phần thực trở kháng đầu vào sau hiệu chỉnh 55 Hình 3.34 Phần ảo trở kháng đầu vào sau hiệu chỉnh 56 Hình 3.35 Các hệ số ma trận tán xạ thỏa mãn yêu cầu thiết kế 56 Hình 3.36 Hệ số khuếch đại thỏa mãn yêu cầu thiết kế 57 Hình 3.37 Hệ số tạp âm thỏa mãn yêu cầu thiết kế 57 Hình 3.38 Sơ đồ nguyên lý vi mạch khuếch đại tạp âm thấp LNA 58 Hình 3.39 Testbench cho vi mạch khuếch đại tạp âm thấp LNA 58 Hình 4.1 Ánh xạ linh kiện sang sơ đồ layout vi mạch khuếch đại tạp âm thấp 60 Hình 4.2 Sắp xếp linh kiện sơ đồ layout vi mạch khuếch đại tạp âm thấp 61 Hình 4.3 Hiển thị chi tiết linh kiện sơ đồ layout vi mạch khuếch đại tạp âm thấp 61 Hình 4.4 Kết nối cực S transistor với đường dẫn lớp kim loại thứ 62 Hình 4.5 Đường nối nguồn vi mạch khuếch đại tạp âm thấp LNA 63 Hình 4.6 Đường nối đất vi mạch khuếch đại tạp âm thấp LNA 63 Hình 4.7 Gán chân tín hiệu IN vi mạch sơ đồ layout 63 Hình 4.8 Gán chân tín hiệu OUT vi mạch sơ đồ layout 63 Hình 4.9 Sơ đồ layout vi mạch khuếch đại tạp âm thấp 64 Hình 4.10 Kết kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp LNA 64 Hình 4.11 Kết kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp 65 Hình 4.12 Kết mô hệ số khuếch đại GP sau layout 66 Hình 4.13 Kết mô hệ số tạp âm NFsau layout 66 Hình 4.14 Kết mô ma trận tán xạ sau layout 67 ix MỞ ĐẦU Hiện nay, hệ thống vệ tinh định vị toàn cầu (GNSS) GPS, GLONASS, Galilieo COMPAS có bước phát triển mạnh mẽ ứng dụng quân dân Hàng loạt ứng dụng đời, hoạt động dựa hệ thống định vị toàn cầu: ứng dụng định vị giao thông, vận chuyển, tàu thuyền, truyền thông đại chúng, thiết bị di động Các ứng dụng đòi hỏi độ xác cao, tiêu thụ công suất thấp, hoạt động ổn định điều kiện khác Bộ thu tín hiệu GNSS cần thiết kế để đảm bảo yêu cầu Trong thu tín hiệu GNSS khối khuếch đại tín hiệu thành phần quan trọng, thiếu Những thách thức khối khuếch đại tín hiệu cho ứng dụng GNSS cần phải xử lý tín hiệu có độ suy hao nhiễu lớn, kích thước công suất tiêu thụ phải nhỏ để đảm bảo khả tích hợp Vì vậy, việc thiết kế khối khuếch đại tạp âm thấp với hệ số khuếch đại cao, tỷ số tạp âm nhỏ theo công nghệ vi mạch có vai trò quan trọng để giải thách thức Đề tài luận văn nghiên cứu đưa hướng thiết kế vi mạch khuếch đại tạp âm thấp ứng dụng cho hệ thống GNSS Việc thiết kế hướng đến tối ưu hệ số khuếch đại, hệ số tạp âm, công suất tiêu thụ diện tích vi mạch thực khối khuếch đại Tôi xin gửi lời cảm ơn chân thành tới TS Phạm Nguyễn Thanh Loan, thầy cô viện Điện tử - Viễn thông, toàn thể cá nhân, tập thể giúp đỡ, đóng góp ý kiến quý báu kịp thời để hoàn thành tốt luận văn x Hình 3.34 Phần ảo trở kháng đầu vào sau hiệu chỉnh 3.8 Kiểm tra ma trận tán xạ, hệ số khuếch đại, hệ số tạp âm Ma trận tán xạ kiểm tra thỏa mãn yêu cầu thiết kế: Hình 3.35 Các hệ số ma trận tán xạ thỏa mãn yêu cầu thiết kế S11 = -48dB; S22 = -35dB; S12 < -40dB Như việc phối hợp trở kháng thực tốt 56 S21 > 20dB, hệ số khuếch đại có khả thỏa mãn yêu cầu thiết kế Kết mô cho hệ số khuếch đại GP = 21.45dB, thỏa mãn yêu cầu thiết kế Hình 3.36 Hệ số khuếch đại thỏa mãn yêu cầu thiết kế Kiểm tra hệ số tạp âm NF = 88mdB, thỏa mãn yêu cầu thiết kế Hình 3.37 Hệ số tạp âm thỏa mãn yêu cầu thiết kế Như hoàn thành việc thiết kế sơ đồ nguyên lý Sơ đồ nguyên lý hoàn chỉnh với mạch phân cực gán chân tín hiệu cho vi mạch sau: 57 Hình 3.38 Sơ đồ nguyên lý vi mạch khuếch đại tạp âm thấp LNA Vì cuộn cảm LG, cuộn cảm tụ điện cách ly không tích hợp vi mạch nên đặt testbench Hình 3.39 Testbench cho vi mạch khuếch đại tạp âm thấp LNA Kết trình thiết kế nguyên lý tóm tắt lại sau: 58 Bảng 3.2 Bảng kết trình thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp Thông số Yêu cầu Kết mô nguyên lý Tần số hoạt f0 = 1.575 GHz f0 = 1.575 GHz GP ≥ 15dB GP = 21.44dB Phối hợp trở Zin = 50Ω Zin = (50.1 + 0.51j)Ω kháng Zout = 50Ω Zout = (48.7 - 0.68j)Ω động Hệ số khuếch đại Ma trận tán xạ S11 < -20dB S12 < -20dB S11 = -48dB S12 = -49dB S21 > 20dB S22 < -20dB S21 = 21dB S22 = -37dB Hệ số tạp âm NF ≤ 2dB NF = 0.088dB Độ tuyến tính ICPI ≤ -10 dB ICPI = -10.4dB 59 Chương THIẾT KẾ VẬT LÝ (LAYOUT) VI MẠCH KHUẾCH ĐẠI TẠP ÂM THẤP Trong chương 4, quy trình thực thiết kế vật lý (layout) bảng tổng hợp kết cuối cho vi mạch khuếch đại tạp âm thấp trình bày 4.1 Thiết kế vật lý (layout) cho vi mạch LNA Từ sơ đồ nguyên lý có vi mạch khuếch đại tạp âm thấp, sử dụng công cụ Layout LX công cụ Candence Virtuoso để ánh xạ linh kiện sang sơ đồ layout Hình 4.1 Ánh xạ linh kiện sang sơ đồ layout vi mạch khuếch đại tạp âm thấp Đường màu tím hình đường giới hạn diện tích vi mạch Thực xếp tự động linh kiện vào vi mạch, thu sơ đồ sau: 60 Hình 4.2 Sắp xếp linh kiện sơ đồ layout vi mạch khuếch đại tạp âm thấp Hình 4.3 Hiển thị chi tiết linh kiện sơ đồ layout vi mạch khuếch đại tạp âm thấp 61 Trong hình, cuộn cảm mang hình dạng bát giác, tụ điện ô hình dạng chữ nhật màu xanh, hai transistor hai đường màu đỏ xếp dọc, hai điện trở hai đường màu đỏ xếp ngang Sau xếp linh kiện, cần tiến hành nối dây để kết nối linh kiện theo sơ đồ nguyên lý Trong sơ đồ layout, phụ thuộc vào lớp vật liệu chân, đế, cực linh kiện để lựa chọn lớp vật liệu thích hợp để kết nối các linh kiện với Xét trường hợp kết nối transistor với cuộn cảm: cực S transistor lớp kim loại thứ M1 cần kết nối với chân tin hiệu cuộn cảm lớp kim loại thứ M8 Vì vậy, cần tạo đường dẫn kim loại từ lớp thứ đến lớp thứ mấu nối (via) lớp kim loại cho kết nối này: cực S transistor nối với đường dẫn kim loại lớp thứ thông qua mấu nối M2-M1 Đường dẫn kim loại lớp thứ lại kết nối với đường dẫn kim loại lớp thứ thông qua mấu nối M3-M2 Tương tự đường dẫn kim loại lớp thứ nối với chân tín hiệu cuộn cảm thông qua mấu nối M8-M7 Hình 4.4 Kết nối cực S transistor với đường dẫn lớp kim loại thứ 62 Sau hoàn thành việc kết nối linh kiện, cần tạo đường nối nguồn nối đất cho vi mạch Hai đường tạo từ lớp kim loại thứ nhất, đặt tên theo cực nối nguồn cực nối đất sơ đồ nguyên lý pinVDD pinGND đặt vị trí (đường nối nguồn) vị trí đáy (đường nối đất) vi mạch Các cực nối nguồn nối đất linh kiến kết nối vào hai đường nối nguồn nối đất vi mạch Hình 4.5 Đường nối nguồn vi mạch khuếch đại tạp âm thấp LNA Hình 4.6 Đường nối đất vi mạch khuếch đại tạp âm thấp LNA Tiếp theo, cần gán chân tín hiệu vi mạch sơ đồ layout Việc gán chân tín hiệu thực cách gán nhãn (label) có tên tên chân tín hiệu IN, OUT sơ đồ nguyên lý cho đường dẫn nối với chân tín hiệu Hình 4.7 Gán chân tín hiệu IN vi mạch sơ đồ layout Hình 4.8 Gán chân tín hiệu OUT vi mạch sơ đồ layout Cuối thu sơ đồ layout hoàn chỉnh vi mạch khuếch đại tạp âm thấp 63 Hình 4.9 Sơ đồ layout vi mạch khuếch đại tạp âm thấp 4.2 Kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp LNA Thực kiểm tra DRC vi mạch khuếch đại tạp âm thấp cho kết thỏa mãn Hình 4.10 Kết kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp LNA 64 4.3 Kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp LNA Thực kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp cho kết thỏa mãn Như sơ đồ layout tương đương mặt logic với sơ đồ nguyên lý Hình 4.11 Kết kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp 4.4 Giải nén ký sinh mô sau layout cho vi mạch khuếch đại tạp âm thấp LNA Thực giải nén tham số điện trở điện dung ký sinh, sau tiến hành mô lại Kết thu sai khác lớn so với sơ đồ nguyên lý không đạt yêu cầu thiết kế: GP = -9.6dB; NF = 12.2dB Sự khác biệt tham số ký sinh làm sai lệch việc phối hợp trở kháng đầu vào đầu ra; đồng thời giá trị điện trở ký sinh đóng góp lớn vào việc tăng hệ số tạp âm Vì vậy, cần phải giảm giá trị tham số ký sinh tiến hành phối hợp trở kháng lại cho vi mạch Để giảm giá trị điện trở ký sinh, cần phải tăng tiết diện đường dẫn kim loại, đường dẫn kim loại sơ đồ layout tăng độ rộng lên 2.5; 10µm Đồng thời tăng giá trị LD = 20nH (để tăng hệ số khuếch đại) giảm chiều rộng kênh dẫn transistor M1 xuống 25µm (để giảm hệ số ảnh nhiễu) Kết mô cho thấy GP, NF cải thiện, đồng thời tham số ma trận tán xạ khoảng giá trị cho phép: 65 GP = 9.48dB; NF = 1.83dB; S11 = -15dB; S22 = -23dB Hình 4.12 Kết mô hệ số khuếch đại GP sau layout Hình 4.13 Kết mô hệ số tạp âm NFsau layout 66 Hình 4.14 Kết mô ma trận tán xạ sau layout Các thông số cấu tạo thông số hoạt động vi mạch khuếch đại tạp âm thấp sau tóm tắt sau: Bảng 4.1 Bảng thông số cấu tạo vi mạch khuếch đại tạp âm thấp Thông số Giá trị sơ Giá trị Ghi đồ nguyên lý sơ đồ layout Chiều dài kênh dẫn transisor 130nm 130nm Độ rộng kênh dẫn transistor 40µm 15µm 40µm 40µm Điện cảm L1 1nH 9.45nH on-chip Điện dung CP 141fF 132pF off-chip Điện cảm LG 49.4nH 48.6nH off-chip Điện dung C1 2pF 900fF on-chip Điện cảm LD 5nH 20nH on-chip Điện dung C2 489fF 659fF on-chip Điện cảm L2 12.6nH 10.6nH on-chip M1 Độ rộng kênh dẫn transistor M2 67 Bảng 4.2 Bảng thông số hoạt động vi mạch khuếch đại tạp âm thấp Thông số Kết mô Kết mô nguyên lý sau layout f0 = 1.575 GHz f0 = 1.575 GHz f0 = 1.575 GHz NA V1 = 1.2V V1 = 1.2V NA 8.1mW 8.26mW GP ≥ 15dB GP = 21.44dB GP = 9.75dB Phối hợp Zin = 50Ω Zin = (50.1 + 0.51j)Ω Zin = (35 + 0.5j)Ω trở kháng Zout = 50Ω Zout = (48.7 - 0.68j)Ω Zout = (57.5 + 1.8j)Ω Tần số Yêu cầu hoạt động Điện áp phân cực Công suất tiêu thụ Hệ số khuếch đại Ma trận tán xạ Hệ số tạp S11 < -20dB S12 < -20dB S11 = -48dB S12 = -49dB S11 = -15dB S12 = -21dB S21 > 20dB S22 < -20dB S21 = 21dB S22 = -37dB S21 = 9.47dB S22 = -23dB NF ≤ 2dB NF = 0.088dB NF = 1.83dB ICPI ≤ -10 dB ICPI = -10.4dB ICPI = -10.4dB âm Độ tuyến tính Do hạn chế thời gian thực luận văn nên chưa thể đạt kết tối ưu tốt mong muốn Tôi dự định tiếp tục nghiên cứu thực phương pháp tối ưu mạch layout hướng phát triển luận văn 68 KẾT LUẬN Trong luận văn này, khối khuếch đại tạp âm thấp sử dụng công nghệ CMOS 130nm ứng dụng cho thu GPS thiết kế Khối khuếch đại có chức khuếch đại tín hiệu với hệ số khuếch đại cao, hệ số tạp âm thấp tần số 1.57542 GHz, giúp cải thiện chất lượng tín hiệu trước đưa vào xử lý khối sau Thiết kế sử dụng kiến trúc tầng khuếch đại Cascode với mục đích tăng hệ số khuếch đại điện áp, giảm tạp âm mạch, tăng độ tuyến tính Kết mô nguyên lý vi mạch,hệ số khuếch đại đạt 21.4 dB, tạp âm thấp 0.088 dB tần số f = 1.57542GHz Kết mô sau layoutcủa vi mạch hệ số khuếch đại đạt 9.47 dB, tạp âm thấp 1.83dB tần số f = 1.57542GHz Như vậy, việc thiết kế khối khuếch đại tạp âm thấp hoàn thành mặt nguyên lý đạt yêu cầu sau layout tồn định việc nâng cao hệ số khuếch đại phối hợp trở kháng Công việc tối ưu khối khuếch đại tạp âm thấp tiếp tục thực thời gian tới Trong thời gian thực đồ án, làm việc phòng Analog IC Design LAB, giúp đạt kiến thức chuyên ngành bổ ích, hỗ trợ lớn cho công việc Một lần xin gửi lời cảm ơn sâu sắc tới Tiến sĩ Phạm Nguyễn Thanh Loan, người tận tình hướng dẫn, giúp đỡ thầy cô viện Điện Tử Viễn Thông, trường Đại Học Bách Khoa Hà Nội tạo điều kiện giúp hoàn thành tốt đồ án tốt nghiệp Tôi xin chân thành cảm ơn! 69 TÀI LIỆU THAM KHẢO Đỗ Trọng Tuấn (2010), Bài giảng kỹ thuật định vị dẫn đường điện tử, Viện Điện tử - Viễn thông, Đại học Bách Khoa Hà Nội Fastrax Ltd (2007), "Smart Positioning with Fastrax Software GPS Receiver", pp 1-2 Behzad Razavi (2001), Design of analog CMOS integrated circuits, McGraw-Hill Company, Inc., New York Wikipedia Webpage (English and Vietnamese): http://en.wikipedia.org, http://vi.wikipedia.org R Jacob Baker (2010), CMOS circuit design, layout and simulation, IEEE Press, John Wiley & Sons, Inc., New Jersey Behzad Razavi (2012), RF Microelectronics,Pearson Education, Inc., New Jersey Akira Matsuzawa (2010), RF circuit design: Basic, Tokyo Institue of technology Le Leivre websites: http://www.leleivre.com/rf_lcmatch.html EDA Board Electronic Forum: http://www.edaboard.com 70 ... "Nghiên cứu thiết kế khối khuếch đại tạp âm thấp ứng dụng cho hệ thống định vị GNSS" theo công nghệ vi mạch CMOS Thiết kế ứng dụng cho thu GPS băng tần L1/E1 tần số 1.575 GHz sử dụng công nghệ... hệ số tạp âm 56 Chương – THIẾT KẾ VẬT LÝ (LAYOUT) VI MẠCH 60 KHUẾCH ĐẠI TẠP ÂM THẤP 4.1 Thiết kế vật lý cho vi mạch khuếch đại tạp âm thấp 60 4.2 Kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp. .. cầu thiết kế vi mạch khuếch đại tạp âm thấp 27 Bảng 3.1 Các yêu cầu thiết kế vi mạch khuếch đại tạp âm thấp 34 Bảng 3.2 Bảng kết trình thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp