Nghiên cứu và thiết kế IC khuếch đại thuật toán sử dụng công nghệ CMOS 130nm

NGUYỄN HỮU CHỌNG BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - Nguyễn Hữu Chọng KỸ THUẬT TRUYỀN THÔNG ĐỀ TÀI: “NGHIÊN CỨU VÀ THIẾT KẾ IC KHUẾCH ĐẠI THUẬT TOÁN SỬ DỤNG CÔNG NGHỆ CMOS 130nm” LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT TRUYỀN THÔNG KHOÁ 2011B Hà Nội – 2014 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI Nguyễn Hữu Chọng ĐỀ TÀI: NGHIÊN CỨU VÀ THIẾT KẾ IC KHUẾCH ĐẠI THUẬT TOÁN SỬ DỤNG CÔNG NGHỆ CMOS 130nm Chuyên ngành : Kỹ thuật truyền thông LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT TRUYỀN THÔNG NGƯỜI HƯỚNG DẪN KHOA HỌC : TS Phạm Nguyễn Thanh Loan Hà Nội – 2014 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Mục Lục Lời nói đầu Tóm tắt luận văn: Abstract Danh sách hình vẽ Danh sách bảng biểu Danh sách từ viết tắt 10 Chương Lý thuyết chung 11 1.1 Tổng quan khuếch đại thuật toán 11 1.1.1 Khái niệm .11 1.1 it 1.1 u tạ 1.1 h ng c ạch huếch đại thuật t ạch huếch đại thuật t thuật c n .12 n 13 ạch huếch đại thuật t n .14 1.2 Ứng dụng công nghệ CMOS thiết kế mạch huếch đại 21 .1 Điện trở 22 1.2.2 Tụ điện[6] .23 1.2.3 Cuộn cảm[6] 24 1.2.4 Transistor MOSFET[6] 25 hương Phân tích h i huếch đại vi ạch huếch đại thuật t n ản 31 i 31 1.1 Phân tích định tính 31 Phân tích định lượng .32 h i huếch đại điện 35 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm 2.2.1 Tầng S chung 35 2.2.2 Tầng D chung 38 2.2.3 Tầng G chung 42 2.2.4 Tầng Cascode 44 h i hương ương ng 47 hiết kế mạch huếch đại 50 3.1 Lựa chọn đồ yêu cầu thiết kế 50 3.1.1 Lựa chọn đồ thiết kế 50 3.1.2 Yêu cầu thiết kế 51 3.2 Nguyên lý hoạt động 51 3.2.1 Chức c c t n i t t ng ạch 51 3.2.2 Nguyên lý hoạt động 52 c ước thiết kế 53 3.3.1 Xây dựng đồ mạch 53 3.3.2 Thiết kế 55 Phân tích đ nh gi ết đạt theo ước thiết kế 60 Phân tích 60 ết uả đạt 60 Kết luận 62 Tài liệu tham khảo 63 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Lời nói đầu Hiện nay, công nghệ sản xuất vi mạch điện tử giới ngày chiếm ưu Với thiết bị điện tử thu phát hay thiết bị truyền lượng không dây vi mạch tương tự phần thiếu Do vậy, khẳng định rằng, vi mạch số vi mạch tương tự tồn cách tương quan có cân thị phần Hầu hết thiết bị điện tử, vi mạch tương tự giữ vai trò thu tín hiệu, lọc nhiễu khuếch đại tín hiệu Trong luận văn này, tập trung nghiên cứu mạch khuếch đại thuật toán Quá trình thiết kế xây dựng kiến trúc cho mạch đặt số vấn đề yêu cầu đầu vào, đầu mạch vv Hiện nay, thiết bị cầm tay phát triển mạnh điện thoại di động, laptop sử dụng nguồn lượng chủ yếu pin Do hiệu chúng thông thường đánh giá lượng tiêu thụ thiết bị Vì vậy, nghiên cứu thiết kế vi mạch gần đây, việc tối ưu lượng trọng mục tiêu thiết kế khối mạch khuếch đại thuật toán Trong báo cáo luận văn này, báo cáo trình thiết kế mạch khuếch đại thuật toán sử dụng khuếch đại vi sai có hồi tiếp dương Luận văn bao gồm ba chương:  Chương Lý thuyết chung Chương trình bày tổng quan khối khuếch đại thuật toán khái niệm, vai trò, cấu tạo , sở lý thuyết chung linh kiện điện tử tụ điện, điện trở, cuộn cảm, transistor, lý thuyết công nghệ CMOS, đặc biệt ảnh hưởng tín hiệu tần số cao tới đặc tính linh kiện trình bày chương  Chương Phân tích khối khuếch đại thuật toán Chương trình bày phân tích yếu tố kỹ thuật bên mạch khuếch đại thuật toán bản, phân tích mạch có khuếch đại thuật toán khối vi sai, khối khuếch đại điện áp, khối gương dòng  Chương Thiết kế mạch khuếch đại thuật toán Chương trình bày chi tiết bước lựa chọn sơ đồ thiết kế, sử dụng phần mềm mô để thiết kế mạch khuếch đại thuật toán kết thu sau thiết kế Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Trong trình thực đồ án, nhận nhiều giúp đỡ từ thầy cô viện Điện tử - Viễn thông bè bạn viện, đặc biệt phải kể đến tận tâm, nhiệt tình TS Phạm Nguyễn Thanh Loan giáo viên trực tiếp chịu trách nhiệm hướng dẫn nghiên cứu để hoàn thành luận văn tốt nghiệp Tôi xin gửi lời cảm ơn chân thành tới TS Phạm Nguyễn Thanh Loan, thầy cô viện Điện tử - Viễn thông toàn thể cá nhân, tập thể có giúp đỡ kịp thời ý kiến đóng góp quý báu góp phần hoàn thành nhiệm vụ nghiên cứu mà luận văn đặt Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Tóm tắt luận văn: Mục đích luận văn thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Sơ đồ mạch khuếch đại thuật toán luận văn có khuếch đại vi sai hồi tiếp dương, mạch gương dòng điều chỉnh dòng cố định vào khuếch đại vi sai, mạch khuếch đại đẩy kéo làm đệm đầu Mạch điện thiết kế với MOSFET kênh ngắn, công suất thấp, giúp cải thiện hệ số khuếch đại DC mạch khuếch đại vi sai thông thường Hai mạch khuếch đại đẩy kéo đầu làm nhiệm vụ khuếch đại đệm nhằm làm tăng biên độ tín hiệu Thiết kế thực việc sử dụng phần mềm mô Cadence để tối ưu thông số Unity gain, gain margin, phase margin, CMRR, offset voltage… theo yêu cầu đạt ra, cách điều chỉnh thông số linh kiện sơ đồ mạch đề xuất Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Abstract This research is about designing operational amplifier using CMOS 130nm This design contains positive feedback different pair, current mirror for providing constant current source and push-pull amplifiers for the purpose of buffering output Op-Amp circuit is designed with short channel MOSFET which has low power to improve DC voltage gain Two push-pull circuit act like a buffer to increase voltage swing The design is implemented on Cacdence EDA in order to optimize unity gain, gain margin, CMRR, offset voltage from specification for Op-Amp Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Danh sách hình vẽ Hình 1.1.1 Mạch khuếch đại thuật toán 11 Hình 1.1.2 Sơ đồ khối mạch khuếch đại thuật toàn 13 Hình 1.3 Output Voltage Swing 15 Hình 1.1.4 ảnh hưởng trở kháng 16 Hình 1.1.5a Slew rate 17 Hình 1.1.5b Sơ đồ mạch slew rate 17 Hình 1.1.6a Sơ đồ op_amp 18 Hình 1.1.6b Sự khuếch đại điện áp dịch pha so với tần số 19 Hình 1.1.7 Thời gian thiết lập 20 Hình 1.1.8 Gain Bandwidth Op-amp 21 Hình 1.2.1 Mô hình tương đương điện trở tần số cao 22 Hình 1.2.2 Sự phụ thuộc điện trở vào tần số 23 Hình 1.2.3 Mô hình tương đương tụ điện 23 Hình 1.2.4 Đặc tính dung kháng theo tần số 24 Hình 1.2.5 Mô hình tương đương cuộn cảm 24 Hình 1.2.6: Sự phụ thuộc cảu cảm kháng vào tần số 25 Hình 1.2.7 Cấu tạo transistor NMOS 26 Hình 1.2.8: Đồ thị đặc tuyến hoạt động transistor NMOS 27 Hình 1.2.9: Mô hình NMOS VGS>0 28 Hình 2.1.1 Sơ đồ khuếch đại vi sai 31 Hình 2.1.2 Mức điện áp đầu 32 Hình 2.1.3 a.Đặc tuyến dòng điện đầu b.Đặc tuyến gain 35 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Hình 2.2.1 (a) tầng S chung, (b) đặc tuyến vào ra, (c) mạch tương đương vùng tuyến tính sâu, (d) mô hình tín hiệu nhỏ miền bão hòa 37 Hình 2.2.2 (a) Tầng D chung, (b) đặc tính vào 39 Hình 2.2.3 Mạch tương đương tín hiệu nhỏ tầng D chung 40 Hình 2.2.4 Hệ số khuếch đại điện áp Tầng D chung 41 Hình 2.2.5 Tầng D chung sử dụng transistor NMOS nguồn dòng 42 Hình 2.2.6 (a) Tầng G chung nối trực tiếp đầu vào, (b) Tầng G chung với tụ nối với đầu vào 42 Hình 2.2.7 Đặc tuyến vào-ra tầng G chung 43 Hình 2.2.8 Tầng Cascode 45 Hình 2.2.9 Điện áp cho phép tầng Cascode 46 Hình 2.2.10 Đặc tuyến vào-ra tầng cascade 47 Hình 2.2.11 Mạch tương đương tín hiệu nhỏ tầng cascade 47 Hình:2.3.1 sơ đồ mạch gương dòng điện 48 Hình 2.3.2 Sự biến thiên Iout theo VDS2 48 Hình 3.1.1 Sơ đồ nguyên lý mạch khuếch đại thuật toán 50 Hình: 3.2.1 Đồ thị dòng chạy qua M1,M2 53 Hình: 3.3.1 Sơ đồ khối op-amp thiết kế 54 Hình: 3.3.2 Đường gain Uout1 Uout2 op-amp 56 Hình 3.3.3 Gain op-amp với đầu 58 Hình 3.3.4 Đường gain Phase Op-amp 58 Hình 3.3.5 Đường DC gain Op-amp 59 Hình 3.3.6 Giá trị Supply voltage Op-amp 59 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm • Khi M1, M0 bão hòa (VDS>VGS-Vth) M1 , M0 tính chất ta có: IM1=1/2µCox(W/L)1(VGS1-Vth1)2 (2.31) IM0=1/2µCox(W/L)0(VGS0-Vth0)2 (2.32) Vì VGS1=VGS0 (W/L)1=(W/L)0 Nên: IM1 = IM0 (2.33) Như ta thấy mạch dòng gương thực việc tạo dòng M0 giá trị dòng M1 49 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm hương hiết kế mạch huếch đại 3.1 Lựa chọn đồ yêu cầu thiết kế 3.1.1 Lựa chọn đồ thiết kế Có nhiền cấu trúc Op-amp đề xuất sách tham khảo [3] tạp chí, báo nước [4] Tuy nhiên qua trình tìm hiểu, nghiên cứu, lựa chọn cấu trúc hình 3.1.1, cấu trúc mạch khuếch đại thuật toán tham khảo từ bài: “Operational Amplifier Design with GainEnhancement Differential Amplifier”[5] đăng tải Iecov 2013, hội nghị lần thứ 38 IEEE industrial Electronics society, tác giả Phuc T.Tran et all Hình 3.1.1 Sơ đồ nguyên lý mạch khuếch đại thuật toán Mạch khuếch đại thuật toán có mạch khuếch đại vi sai làm tăng hệ số khuếch đại với hồi tiếp dương (nhóm transistor M1, M1c, M2, M2c, M3,M3c, M4, M4c, M5), khối gương dòng khối khuếch đại đệm Mạch điện thiết kế với 50 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm MOSFET kênh ngắn, công suất thấp, giúp cải thiện hệ số khuếch đại DC mạch khuếch đại vi sai thông thường so sánh với mạch khuếch đại vi sai công bố[4] Ngoài khối vi sai sử dụng hồi tiếp dương ta thấy khối khuếch đại đệm nhằm làm tăng biên độ tín hiệu đầu mạch gương dòng để tạo dòng ổn định 3.1.2 Yêu cầu thiết kế Với sơ đồ thiết kế lựa chọn hình 3.1.1 yêu cầu sau thiết kế mạch khuếch đại thuật toán cần đạt thông số tương ứng giá trị mà báo đạt được, trong bảng giá trị sau: Bảng 1: Các giá trị yêu cầu thiết kế khối khuếch đại Tham s công nghệ 90nm Total current 111 µA DC gain 83 dB Phase margin 60o Gain margin 10 dB Unity gain freq 612 MHz 3.2 Nguyên lý hoạt động 3.2.1 Chức c c t n i t t ng mạch • M1-M2: Làm nhiệm vụ khuếch đại • M1c, M2c, M3c M4c: Được nối xuyên với làm nhiệm vụ M1-M2 khuếch đại vi sai tăng gain 51 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm • Điện áp phân cực Vb phân áp cho M3c M4c hoạt động trạng thái bão hòa, đồng thời điều chỉnh độ khuếch đại vi sai mạch M3 – M4: Hoạt động tải mắc kiểu gương với M6, nhằm làm cho dòng M3 M4 • M10 M5 mắc kiểu dòng gương làm nhiệm vụ điều chỉnh dòng điện khối khuếch đại vi sai: Khi Vin>Vref dòng M1 tăng dòng M2 giảm tổng hai dòng M1 M2 không đổi dòng M5 • Hai nhánh đầu làm nhiệm vụ đệm (buffer) nhằm làm tăng biên độ tín hiệu ra, làm cho điện áp đầu đạt rail to rail (mức -> Vdd) - Nhánh 1: M7, M8, M12, M13 - Nhánh 2: M9, M11, M14, M15  Hai nhánh gọi đẩy kéo (push-pull ) nhằm tăng mức điện áp đầu hay mạch đạt rail to rail nhanh (thời gian trễ nhỏ hơn) • R1 nhằm đặt dòng phân cực cho khối khuếch đại vi sai (Tạo dòng M3, M4 M5) 3.2.2 Nguyên lý hoạt động Khi Vin1 thay đổi từ tới 1.2v, Vin2 cố định mức lớn VTH , có dòng qua M1 M2, điện áp V1 đặt lên M2C, M8, M9, tụ CC1 V2 đặt lên M1C, M7, M11, tụ CC2, M2C, M8, M9, M1C, M7, M11, có dòng chạy qua Và khối khuếch đại đệm ổn định dòng đưa thiết bị Tại khối vi sai đầu vào Vin1 thay đổi từ tới 1.2V M1 mở từ từ kéo phần dòng từ M5 qua dòng M1 tăng dần (Hình: 3.1.2) điện áp V1, giảm dần 52 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Hình: 3.2.1 Đồ thị dòng chạy qua M1,M2 Khi dòng M1 tăng dần dòng qua M2 giảm dần (Hình 3.1.2) dẫn tới V2 tăng dòng qua M1C tăng c ước thiết kế 3.3.1 Xây dựng đồ mạch Từ sơ đồ lựa chọn ta xây dựng sơ đồ mạch Cadence cách: Cài đặt phần mềm Cadence, cài đặt kho linh kiện Cmos, lựa chọn linh kiện tạo sơ đồ mạch Candence ta sơ đồ mạch hình: 3.3.1 Giá trị linh kiện sử dụng ban đầu gồm: Các transistor từ M1 tới M15 từ M1c tới M4c transistor chế tạo từ công nghệ Cmos có thông số ban đầu bảng 53 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Hình: 3.3.1 Sơ đồ khối op-amp thiết kế Bảng 2: Thông số transistor Tên Fingers Width Toltal Width M1, M2 N1_2: W1_2 : 150nm 150nm M3,M4,M6 N3_4: W3_4: 150nm 150nm M1c ,M2c N1_2C: W1_2C: 150nm 150nm M3c,M4c N3_4C: W3_4C: 150nm 150nm M5_10 N5_10: W5_10: 150nm 150nm M7 N7:1 W7: 150nm 150nm M8 N8:1 W8: 150nm 150nm M9 N9:1 W9: 150nm 150nm 54 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm M11 N10:1 W11: 150nm 150nm M12,M13 N12_13:1 W12_13: 150nm 150nm M14, M15 N14_15:1 W14_15: 150nm 150nm 3.3.2 Thiết kế Từ yêu cầu thiết kế ta sử dụng Cadence tối ưu tham số cho phù hợp với yêu cầu đặt việc chọn Unity gain tham số thiết kế chính, chạy hàm Ac theo finger width number finger transistor sơ đồ mạch; sau lựa chọn giá trị unity gain cho sát với yêu cầu thiết kế cố định giá finger width number finger transistor vừa chạy; tiếp tục khảo sát transistor khác Cứ ta chạy hết transistro lặp lại vòng chọn giá trị thích hợp  Chạy hàm AC lần 1: Lần lượt chạy hàm AC theo finger width number finger transistor sơ đồ mạch; M1, M2, …M15, từ M1c tới M4c; theo phương pháp chạy giá trị finger width number finger M1 cố định giá trị finger width number finger transistor lại, sau lựa chọn giá trị finger width number finger M1 cố định giá trị tiếp tục với transistor Kết thúc việc chạy hàm AC lầm ta bảng giá trị tham số transistor sau: Bảng 3: Kích thước transistor mạch chọn lần Tên Fingers Width Toltal Width M1, M2 N1_2: W1_2 : 2u 2u M3,M4,M6 N3_4: W3_4: 6u 6u 55 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm M1c ,M2c N1_2C: W1_2C: 300nm 300nm M3c,M4c N3_4C: W3_4C: 750nm 750nm M5_10 N5_10: W5_10: 8u 64u M7 N7:1 W7: 150nm 150nm M8 N8:1 W8: 150nm 150nm M9 N9:1 W9: 150nm 150nm M11 N10:1 W11: 150nm 150nm M12,M13 N12_13:1 W12_13: 150nm 150nm M14, M15 N14_15:1 W14_15: 150nm 150nm Với giá trị transistor bảng ta có Unity gain Uout1 = 430,3 MHz Unity gain Uout2 =1,178 GHz hình 3.3.1 Hình: 3.3.2 Đường gain Uout1 Uout2 op-amp Giá trị chưa đại yêu cầu thiết kế nên ta tiếp tục chạy hàm AC để chọn giá trị thích hợp hơn, chạy lần 2, 3,4… chọn giá trị number finger finger width phù hợp với yêu cầu thiết kế Ở sơ đồ mạch khuếch 56 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm đại thuật toán chạy hàm AC tới lần thứ với giá trị tham số transistor chọn bảng chọn giá trị Unity gain phù hợp với yêu cầu thiết kế Bảng 4: Kích thước chuẩn transistor mạch op-amp Tên Fingers Width Toltal Width M1, M2 N1_2: W1_2 : 2u 2u M3,M4,M6 N3_4: W3_4: 4u 4u M1c ,M2c N1_2C: W1_2C: 300nm 300nm M3c,M4c N3_4C: W3_4C: 750nm 750nm M5_10 N5_10: W5_10: 8u 8u M7 N7:1 W7: 150nm 150nm M8 N8:1 W8: 150nm 150nm M9 N9:1 W9: 150nm 150nm M11 N10:1 W11: 150nm 150nm M12,M13 N12_13:1 W12_13: 900nm 900nm M14, M15 N14_15:1 W14_15: 300nm 300nm  Unity gain op-amp đạt được: Ứng với bảng giá trị ta thu giá trị unity gain phù hợp với yêu cầu thiết kế đặt hình 3.3.3 Với Unity gain đo Uout1= 582,9MHz Unity gain đo Uout2= 646,1MHz, hai giá trị Unity gain đầu mạch khuếch đại thuật toàn đạt yêu cầu đặt 57 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Hình 3.3.3 Gain op-amp với đầu  Phase margin Gain margin op-amp đạt được: Hình 3.3.4 Đường gain Phase Op-amp Từ hình 3.3.4 ta tính giá trị Phase margin 64o Gain margin 8.42dB 58 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm  Giá trị DC gain op-amp đạt được: Hình 3.3.5 Đường DC gain Op-amp Từ đường DC gain op-amp ta thấy op-amp đạt giá trị DC gain max thoản mãy yêu cầu thiết kế  Giá trị Supply voltage op-amp: Từ sơ đồ mạch op-amp cadence ta tính giá trị Supply voltage op-amp hình 3.3.6 Hình 3.3.6 Giá trị Supply voltage Op-amp 59 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Phân tích đ nh gi ết đạt theo ước thiết kế 3.4.1 Phân tích Trong trình thiết kế mạch khuếch đại thuật toán tham khảo lựa chọn sơ đồ hình 3.1.1 sơ đồ mạch khuếch đại thuật toán sử dụng khuếch đại vi sai hồi tiếp dương đề cập đến báo [5] bảng yêu cầu thiết kế kết công bố Với đề tài: “Nghiên thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm” lựa chọn việc thiết kế dựa phần mêm mô Cadence chủ yếu nên xác định nhiệm vụ thiết kế việc xây dựng mô hình thiết kế phần mềm cadence quan trọng Dựa vào Cadence mô tối ưu tham số từ cấp dòng cho M5 (cấp dòng không đổi cho khối vi sai), sau tối ưu tham số transistor cho khuếch đại vi sai cuối tối ưu tham số cho khối khuếch đại đệm Từ yêu cầu thiết kế lựa chọn tham số Unity gain tham số cho khuếch đại thuật toán, từ chạy mô hàm AC lựa chọn number finger finger width transistor cho giá trị Unity gain gần với giá trị yêu cầu thiết kế nhất, chạy transistor lần ta thu giá trị Unity gain mạch, ta thấy chưa đạt giá trị yêu cầu thiết kế nên tiếp tục chạy hàm AC lần 2, tiếp tục lựa chọn chạy giá trị number finger finger width transistor ta thu bảng giá trị kích cỡ transistor giá trị Unity gain mạch lần 2, ta thấy giá trị Unity gain mạch chưa đạt nên tiếp tục chạy lần 3, lần chạy ta thu giá trị Unity gain mạch đạt yêu cầu thiết kế Tiếp tục kiểm tra giá trị: Phase margin Gain margin op-amp, giá trị DC gain op-amp, giá trị Supply voltage op-amp thấy giá trị thỏa mãn yêu cầu 3.4.2  ết uả đạt Các tham số đầu vào tối ưu: 60 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Bảng 4: Kích thước chuẩn transistor mạch op-amp Tên Fingers Width Toltal Width M1, M2 N1_2: W1_2 : 2u 2u M3,M4,M6 N3_4: W3_4: 4u 4u M1c ,M2c N1_2C: W1_2C: 300nm 300nm M3c,M4c N3_4C: W3_4C: 750nm 750nm M5_10 N5_10: W5_10: 8u 8u M7 N7:1 W7: 150nm 150nm M8 N8:1 W8: 150nm 150nm M9 N9:1 W9: 150nm 150nm M11 N10:1 W11: 150nm 150nm M12,M13 N12_13:1 W12_13: 900nm 900nm M14, M15 N14_15:1 W14_15: 300nm 300nm  Tham số yêu cầu thiết kế vào tham số đạt được: Bảng 5: Giá trị yêu cầu giá trị đạt sau thiết kế Tham s Giá trị yêu cầu Giá trị đạt Total current 111 µA 176µA DC gain 83 dB 79.3 dB Phase margin 60o 64o Gain margin 10 dB 8.42dB Unity gain freq 612 MHz 582.9 MHz 61 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Kết luận Mạch khuếch đại thuật toán ứng dụng rộng rãi mạch điện tử Vì vậy, việc nghiên cứu thiết kế mạch khuếch đại thuật toán đóng vai trò quan trọng việc phát triển công nghệ kỹ thuật, việc ứng dụng công nghệ CMOS thiết kế vấn đề quan trọng giúp cho thiết bị công nghệ ngày thu nhỏ phát triển Trong công nghệ tiên tiến CMOS thu nhỏ kích thước linh kiện, thiết bị kỹ thuật đặt nhiều thách thức người thiết kế mạch tương tự mạch số chất lượng thiết kế Luận văn chủ yếu thực việc thiết kế phần mềm mô Cadence, việc lựa chọn tham số thiết kế phụ thuộc vào yêu cầu sử dụng mạch sau thiết kế, việc tối ưu tham số phụ thuộc vào tham số phục vụ sau Mạch khuếch đại có khuếch đại vi sai sử dụng hồi tiếp dung, mạch hồi tiếp dương khuếch đại DC thiết kế kênh ngắn đáng kể so với mạch khuếch đại vi sai thông thường Kết cuối đạt thiết kế lựa chọn giá trị phù hợp với yêu cầu thiết kế đặt 62 Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Tài liệu tham khảo [1] Reinhold Ludwig and Pavel Bretchko , RF Circuits Design – Theory and Applmạchations, Prentmạche Hall [2] Etienne Smạchard and Sonia Delmas Bendhia, Basmạchs of CMOS Cell Design, McGraw-Hill companies, New York 2007 [3] Till Kuendiger, Joseph Schrey, Iman Taha, Yi Lin, Tao Dai, Li Liang, SongTao Huang, Yue Huang (2001) Cadence Op-Amp Schematmạch Design Tutorial for TSMC CMOSP35 [4] Mezyad M Amourah and Randall L (2002) University All Digital Transistors High Gain Operational Amplifier Using Positive Feedback Technique, 701_704 [5] Phuoc T.Tran, Herbert L.Hess, Kenneth V.Noren (2012), Operational Amplifier Design withGain-Enhancement Differential Amplifier, 6248-6253 [6] Phạm Văn Danh, (2011), Thiết kế đánh thức cho mạng cảm biến không dây, 1-9 [7] Behzad Razavi, (2001), Design of Analog CMOS Integrated Circuits, A Division of the McGraw Hill companies 63 ... vụ nghiên cứu mà luận văn đặt Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Tóm tắt luận văn: Mục đích luận văn thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm. .. Chương Thiết kế mạch khuếch đại thuật toán Chương trình bày chi tiết bước lựa chọn sơ đồ thiết kế, sử dụng phần mềm mô để thiết kế mạch khuếch đại thuật toán kết thu sau thiết kế Thiết kế mạch khuếch. .. specification for Op-Amp Thiết kế mạch khuếch đại thuật toán sử dụng công nghệ CMOS 130nm Danh sách hình vẽ Hình 1.1.1 Mạch khuếch đại thuật toán 11 Hình 1.1.2 Sơ đồ khối mạch khuếch đại thuật