nghiên cứu và thiết kế khối khuếch đại tạp âm thấp ứng dụng cho hệ thống định vị gnss

DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT CMOS Complementation Metal Oxide Semiconductor Công nghệ bán dẫn dựa trên sự kết hợp của các transistor hiệu ứng trường loại N và loại P DRC Design

Trang 1

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

-

Dương Hoàng Hải

NGHIÊN CỨU VÀ THIẾT KẾ KHỐI KHUẾCH ĐẠI TẠP ÂM THẤP

ỨNG DỤNG CHO HỆ THỐNG ĐỊNH VỊ GNSS

Chuyên ngành : Kỹ thuật điện tử

LUẬN VĂN THẠC SĨ KỸ THUẬT

KỸ THUẬT ĐIỆN TỬ

NGƯỜI HƯỚNG DẪN KHOA HỌC :

TS Phạm Nguyễn Thanh Loan

Hà Nội – Năm 2014

Trang 2

LỜI CAM ĐOAN

Tôi là Dương Hoàng Hải, học viên cao học chuyên ngành kỹ thuật điện tử, đại học Bách Khoa Hà Nội, xin cam đoan luận văn này được thực hiện một cách nghiêm túc, trung thực, tuân thủ đúng các quy định của Nhà nước và các quy tắc chung của quốc tế về nghiên cứu khoa học kỹ thuật Nếu có bất kỳ vi phạm nào, tôi xin hoàn toàn chịu trách nhiệm

Trang 3

MỤC LỤC

Trang

Trang 4

c Mô hình hóa 13

1.3.2 Phân tích yêu cầu và đặc tả thiết kế 14

1.3.8 Sử dụng các công cụ hỗ trợ trong quy trình thiết kế 18 Chương 2 - PHÂN TÍCH VÀ ĐẶC TẢ THIẾT KẾ KHỐI

KHUẾCH ĐẠI TẠP ÂM THẤP

20

2.1.1 Vị trí của khối khuếch đại tạp âm thấp 20 2.1.2 Các tham số đặc trưng của khối khuếch đại 20

b3 Khái niệm về hệ số tạp âm 22

d1 Khái niệm tuyến tính và phi tuyến 24 d2 Ảnh hưởng của hiệu ứng phi tuyến 25

2.3 Lựa chọn kiến trúc cho vi mạch khuếch đại tạp âm thấp 27

a Tầng khuếch đại CS tải điện trở 27

b Tầng khuếch đại CS tải điện cảm 28

c Tầng khuếch đại CS hồi tiếp bằng điện trở 29

Trang 5

2.3.3 Tầng khuếch đại Cascode 30 Chương 3 - THIẾT KẾ NGUYÊN LÝ VI MẠCH KHUẾCH ĐẠI

TẠP ÂM THẤP

33

3.1 Giải thuật thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp 33 3.2 Lựa chọn độ rộng kênh W của transistor M1 35 3.3 Xác định giá trị điện dung CP để phối hợp trở kháng đầu vào 39 3.4 Xác định giá trị điện dung LG để phối hợp trở kháng đầu vào 42 3.5 Lựa chọn giá trị điện cảm LD và giá trị điện dung C1 44

3.7 Kiểm tra lại phối hợp trở kháng đầu vào 54 3.8 Kiểm tra ma trận tán xạ, hệ số khuếch đại, hệ số tạp âm 56 Chương 4 – THIẾT KẾ VẬT LÝ (LAYOUT) VI MẠCH

KHUẾCH ĐẠI TẠP ÂM THẤP

60

4.1 Thiết kế vật lý cho vi mạch khuếch đại tạp âm thấp 60 4.2 Kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp 64 4.3 Kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp 65 4.4 Giải nén ký sinh và mô phỏng sau layout cho vi mạch khuếch

Trang 6

DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT

CMOS Complementation Metal Oxide

Semiconductor

Công nghệ bán dẫn dựa trên sự kết hợp của các transistor hiệu ứng trường loại N và loại P

DRC Design rule check Kiểm tra các quy tắc thiết kế GNSS Global Navigation Satellite System Hệ thống vệ tinh định vị toàn cầu

LNA Low noise amplifier Bộ khuếch đại tạp âm thấp

LVS Layout versus schematic Kiểm chứng tương đương giữa sơ

đồ layout và sơ đồ nguyên lý MOSFET Metal oxide semiconductor field-

effect Transistor

Transistor hiệu ứng trường

NMOS N-Metal oxide semiconductor Transistor hiệu ứng trường loại N PMOS P-Metal oxide semiconductor Transistor hiệu ứng trường loại P

Trang 7

DANH MỤC CÁC BẢNG

Bảng 2.1 Các yêu cầu thiết kế của vi mạch khuếch đại tạp âm thấp 27 Bảng 3.1 Các yêu cầu thiết kế của vi mạch khuếch đại tạp âm thấp 34 Bảng 3.2 Bảng kết quả của quá trình thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp 59 Bảng 4.1 Bảng thông số cấu tạo vi mạch khuếch đại tạp âm thấp 67 Bảng 4.2 Bảng thông số hoạt động vi mạch khuếch đại tạp âm thấp 68

Trang 8

DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ

Hình 1.1 Kiến trúc hệ thống GNSS [1] 2

Hình 1.2 Nguyên lý định vị trong hệ thống GNSS [1] 3

Hình 1.3 Sơ đồ khối chức năng của vi mạch băng tần cơ bản [2] 4

Hình 1.4 So sánh các kiến trúc thực hiện ứng dụng GNSS [2] 5

Hình 1.5 Cấu tạo của MOSFET loại n (NMOS) [3] 6

Hình 1.6 Tích hợp NMOS và PMOS trên đế bán dẫn loại p [4] 7

Hình 1.7 Các ký hiệu của MOSFET [3] 7

Hình 1.8 Đặc tuyến của NMOS đối với hiệu ứng sơ cấp [3] 8

Hình 1.9 Tụ điện poly - poly [5] 11

Hình 1.10 Cuộn cảm trong công nghệ CMOS [6] 12

Hình 1.11 Các kích thước của cuộn cảm [6] 12

Hình 1.12 Mô hình hóa cuộn cảm trong vi mạch [6] 13

Hình 1.13 Quy trình thiết kế và sản xuất vi mạch tương tự 14

Hình 1.14 Cấu trúc hình học của mặt nạ cho transistor PMOS [5] 16

Hình 1.15 Width, spacing và enclosure [4] 17

Hình 2.1 Sơ đồ mạch thu tín hiệu RF cơ bản [7] 20

Hình 2.2 Khối khuếch đại tạp âm thấp [6] 23

Hình 2.3 Mạch khuếch đại CS MOSFET [3] 25

Hình 2.4 Tầng khuếch đại CS tải điện trở [6] 27

Hình 2.5 Phối hợp trở kháng tầng khuếch đại CS tải điện trở [6] 28

Hình 2.6 Tầng khuếch đại CS tải điện cảm [6] 28

Hình 2.7 Tầng khuếch đại CS hồi tiếp điện trở [6] 29

Hình 2.8 Tầng khuếch đại CG tải điện cảm [6] 30

Hình 2.9 Tầng khuếch đại Cascode [6] 30

Hình 2.10 Trở kháng đầu vào khi xét đến điện dung C pad [6] 31

Hình 2.11 Điện cảm L G bù cộng hưởng [6] 31

Hình 2.12 Sơ đồ mạch tương đương để tính NF[6] 32

Hình 3.1 Sơ đồ nguyên lý khởi đầu của vi mạch khuếch đại tạp âm thấp [6] 33

Hình 3.2 Giải thuật tối ưu các tham số của bộ khuếch đại tạp âm thấp LNA 35

Hình 3.3 Sơ đồ phân cực một chiều cho transistor M 1 36

Hình 3.4 Đồ thị của tích (C GS g m ) tại V G1 = 600mV với độ rộng kênh W = 2µm 37

Hình 3.9 Sơ đồ nguyên lý sau khi xác định độ rộng kênh W cho transistor M 1 40

Hình 3.10 Kết quả mô phỏng phần thực trở kháng đầu vào với C P = 250fF 41

Hình 3.14 Kết quả mô phỏng phần ảo trở kháng đầu vào với L G = 50nH 43

Hình 3.15 Kết quả mô phỏng phần ảo trở kháng đầu vào với L G = 51nH 43

Hình 3.16 Kết quả mô phỏng phần ảo trở kháng đầu vào với L G = 50.8nH 44

Hình 3.17 Sơ đồ mạch nguyên lý với điện cảm L D và điện dung C 1 trong thư viện

Trang 9

tsmc13rf 45

Hình 3.18 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị L D = 1nH; C 1 = 10.2pF 46

Hình 3.19 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị L D = 5nH; C 1 = 2pF 47

Hình 3.20 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị L D = 2*5nH; C 1 = 1pF 47

Hình 3.21 Phần thực trở kháng đầu ra khi chưa phối hợp trở kháng 48

Hình 3.22 Phần ảo trở kháng đầu ra khi chưa phối hợp trở kháng 49

Hình 3.23 Kết quả tính toán giá trị L 2 và C 2 để phối hợp trở kháng [8] 49

Hình 3.24 Sơ đồ mạch nguyên lý phối hợp trở kháng đầu ra bằng mạch lọc thông thấp 50

Hình 3.25 Phần thực trở kháng đầu ra với L 2 = 14.88nH, C 2 = 0.441pF 51

Hình 3.26 Phần ảo trở kháng đầu ra với L 2 = 15.88nH, C 2 = 0.441pF 51

Hình 3.31 Phần thực trở kháng đầu vào sau khi đã phối hợp trở kháng đầu ra 54

Hình 3.32 Phần ảo trở kháng đầu vào sau khi đã phối hợp trở kháng đầu ra 55

Hình 3.33 Phần thực trở kháng đầu vào sau khi hiệu chỉnh 55

Hình 3.34 Phần ảo trở kháng đầu vào sau khi hiệu chỉnh 56

Hình 3.35 Các hệ số của ma trận tán xạ thỏa mãn yêu cầu thiết kế 56

Hình 3.36 Hệ số khuếch đại thỏa mãn yêu cầu thiết kế 57

Hình 3.37 Hệ số tạp âm thỏa mãn yêu cầu thiết kế 57

Hình 3.38 Sơ đồ nguyên lý vi mạch khuếch đại tạp âm thấp LNA 58

Hình 3.39 Testbench cho vi mạch khuếch đại tạp âm thấp LNA 58

Hình 4.1 Ánh xạ linh kiện sang sơ đồ layout của vi mạch khuếch đại tạp âm thấp 60 Hình 4.2 Sắp xếp các linh kiện trong sơ đồ layout của vi mạch khuếch đại tạp âm thấp 61

Hình 4.3 Hiển thị chi tiết các linh kiện trong sơ đồ layout của vi mạch khuếch đại tạp âm thấp 61

Hình 4.4 Kết nối cực S của transistor với đường dẫn lớp kim loại thứ 2 62

Hình 4.5 Đường nối nguồn của vi mạch khuếch đại tạp âm thấp LNA 63

Hình 4.6 Đường nối đất của vi mạch khuếch đại tạp âm thấp LNA 63

Hình 4.7 Gán chân tín hiệu IN của vi mạch trong sơ đồ layout 63

Hình 4.8 Gán chân tín hiệu OUT của vi mạch trong sơ đồ layout 63

Hình 4.9 Sơ đồ layout vi mạch khuếch đại tạp âm thấp 64

Hình 4.10 Kết quả kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp LNA 64

Hình 4.11 Kết quả kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp 65

Hình 4.12 Kết quả mô phỏng hệ số khuếch đại G P sau khi layout 66

Hình 4.13 Kết quả mô phỏng hệ số tạp âm NFsau khi layout 66

Hình 4.14 Kết quả mô phỏng ma trận tán xạ sau khi layout 67

Trang 10

Đề tài luận văn này nghiên cứu và đưa ra một hướng thiết kế vi mạch khuếch đại tạp âm thấp ứng dụng cho hệ thống GNSS Việc thiết kế sẽ hướng đến sự tối ưu giữa hệ số khuếch đại, hệ số tạp âm, công suất tiêu thụ và diện tích vi mạch thực hiện khối khuếch đại

Tôi xin gửi lời cảm ơn chân thành tới TS Phạm Nguyễn Thanh Loan, các

thầy cô trong viện Điện tử - Viễn thông, cùng toàn thể các cá nhân, tập thể đã giúp

đỡ, đóng góp những ý kiến quý báu và kịp thời để tôi có thể hoàn thành tốt luận văn này

Trang 11

TÓM TẮT LUẬN VĂN

Trong những năm gần đây, các ứng dụng dựa trên hệ thống định vị toàn cầu GNSS đang đặt ra những yêu cầu ngày càng cao đối với chất lượng của tín hiệu định vị Khối khuếch đại tạp âm thấp trong các kiến trúc cho bộ thu tín hiệu GNSS đóng một vai trò quyết định đến chất lượng của tín hiệu thu được Sự phát triển mạnh của công nghệ vi mạch CMOS đã tạo ra nền tảng thực thi cho các bộ khuếch đại tạp âm thấp với những ưu điểm vượt trội (khả năng tích hợp nhỏ gọn, tốc độ đáp ứng cao, công suất tiêu thụ thấp, chất lượng tín hiệu ổn định) Vì vậy, tôi thực hiện luận văn thạc sỹ "Nghiên cứu và thiết kế khối khuếch đại tạp âm thấp ứng dụng cho

hệ thống định vị GNSS" theo công nghệ vi mạch CMOS Thiết kế này ứng dụng cho bộ thu GPS ở băng tần L1/E1 tại tần số 1.575 GHz sử dụng công nghệ CMOS 130nm của TSMC

Luận văn "Nghiên cứu và thiết kế khối khuếch đại tạp âm thấp ứng dụng cho

hệ thống định vị GNSS" được chia thành 4 chương:

• Chương 1: Lý thuyết chung

Chương này trình bày tổng quan lý thuyết về hệ thống GNSS, công nghệ CMOS và quy trình thiết kế vi mạch tương tự

• Chương 2: Phân tích và thiết kế khối khuếch đại tạp âm thấp

Chương này trình bày cơ sở lý thuyết của bộ khuếch đại nói chung và bộ khuếch đại tạp âm thấp nói riêng, sau đó đưa ra các yêu cầu thiết kế cho khối khuếch đại tạp âm thấp và đi sâu phân tích để lựa chọn kiến trúc phù hợp cho khối khuếch đại tạp âm thấp

• Chương 3: Thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp

Chương này trình bày quá trình tối ưu các tham số trong sơ đồ mạch nguyên

lý của vi mạch khuếch đại tạp âm thấp

• Chương 4: Thiết kế vật lý (layout) vi mạch khuếch đại tạp âm thấp

Chương này trình bày quá trình layout, thực hiện tối ưu sau khi layout để đưa

ra kết quả tốt nhất cho vi mạch khuếch đại tạp âm thấp

Phần cuối cùng của luận văn đưa ra kết luận về những điều đã đạt được và chưa đạt được, hướng phát triển tiếp theo của luận văn

Trang 12

ABSTRACT

In the recent yeas, applications based on GNSS are requiring the positioning signal with higher and higher quality The low noise amplifier (LNA) block in GPS receiver architectures has an essential role to gain high quality signal The strong development of CMOS technology has created the implementation platform for low noise amplifier blocks with many advantages Therefore, I implement the master thesis “Research and design low noise amplifier block to apply for GNSS system” based on CMOS technology This design is only for application of GPS receiver in L1/E1 at frequency of 1.575 GHz and using CMOS technology 130nm TSMC

The thesis contains 4 chapters:

• Chapter 1: General theory

This chapter presents about general theory of GNSS, CMOS technology and design flow for analog ICs

• Chapter 2: Analysis and design low noise amplifier block

This chapter presents about basic theory of ampilers and low noise amplifiers; specifies requirements for low noise amplifier and analyzes to chose an approciate architecture of low noise amplifier

• Chapter 3: Schematic design for low noise amplifier IC

This chapter presents about optimizing flow to determine parameters in the schematic of low noise amplifier IC

• Chapter 4: Physical design (layout) for low noise amplifier IC

This chapter presents about layout process and post layout optimization to reach the best result

In the final part, the conclusions about results and revolution ideas of this thesis are reported

Trang 13

1.1.2 Phân loại

Hiện nay, trên thế giới đang tồn tại nhiều hệ thống GNSS đồng thời với nhau

Hệ thống GNSS được triển khai sớm nhất là hệ thống GPS của Mỹ, được triển khai

từ năm 1978, hiện nay gồm có 32 vệ tinh hoạt động trên 6 mặt phẳng quỹ đạo Hệ thống GLONASS của Nga được đưa vào hoạt động từ năm 1995, sau một thời gian tạm ngừng, đến năm 2011 đã được tái khởi động với 24 vệ tinh hoạt động trên 3 mặt phẳng quỹ đạo Hệ thống GALILEO của Liên minh Châu Âu đang trong giai đoạn phát triển, dự kiến đưa vào hoạt động đầy đủ vào năm 2014 với 30 vệ tinh hoạt động trên 3 mặt phẳng quỹ đạo Ngoài ra còn có các hệ thống COMPASS của Trung Quốc, IRNSS của Ấn Độ cũng đang trong giai đoạn phát triển

Dựa trên mục đích sử dụng, các hệ thống GNSS trên có thể phân loại thành 2 nhóm chính: các hệ thống mang tính chất quân sự và các hệ thống mang tính chất dân dụng Các hệ thống GPS, GLONASS ban đầu được triển khai chỉ cho các mục đích quân sự, sau đó được mở rộng sang lĩnh vực dân dụng, tuy nhiên, do mang tính chất quân sự nên các ứng dụng dân dụng hoàn toàn có thể bị gây nhiễu chủ động khi yêu cầu quân sự được đặt ra Hệ thống GALILEO được triển khai với hứa hẹn mang tính chất dân dụng

Trang 14

Thành phần điều khiển gồm các trạm mặt đất, có chức năng kiểm soát quỹ đạo

và hiệu chỉnh thông tin của các vệ tinh Các trạm kiểm soát này bao gồm các trạm giám sát và một trạm điều khiển trung tâm, và các trạm ăng-ten mặt đất Các trạm giám sát hoạt động một cách tự động, nhận tín hiệu liên tục từ những vệ tinh để tính toán các thông số lịch vệ tinh (bao gồm thời gian và vị trí) Sau đó, các trạm giám sát gửi các thông tin này đến trạm kiểm soát trung tâm để trạm điều khiển trung tâm hiệu chỉnh quỹ đạo và sai số đồng hồ và tạo các bản tin dẫn đường mới Trạm điều khiển trung tâm sẽ gửi các thông tin này đến các trạm ăng-ten mặt đất, các trạm ăng-ten này

Trang 15

sẽ gửi thông tin trực tiếp tới các vệ tinh

Thành phần người sử dụng bao gồm các bộ thu tương thích, đây là các thiết bị thụ động, chỉ thực hiện thu tín hiệu vệ tinh mà không phát tín hiệu Từ tín hiệu thu được, các thiết bị này sẽ xử lý để tính toán vị trí và thời điểm hiện tại của bộ thu

1.1.4 Nguyên lý định vị

Trong hệ thống GNSS, việc xác định vị trí của bộ thu được tính toán gián tiếp dựa trên các thông số về thời gian Theo đó, mỗi vệ tinh sẽ gửi vị trí của mình và thời điểm chính xác phát bản tin dẫn đường Bộ thu nhận tín hiêu từ vệ tinh, xác định vị trí vệ tinh và thời điểm nhận được bản tin dẫn đường tại bộ thu Bộ thu sau đó sẽ tính toán thời gian truyền tín hiệu dựa trên sự chênh lệch giữa thời điểm phát và thu tín hiệu Từ đó, sẽ tính toán được khoảng cách từ bộ thu đến vệ tinh phát bản tin Nếu thiết bị xác định được khoảng cách đến tối thiểu 4 vệ tinh khác nhau thì sẽ có thể xác định chính xác vị trí của mình (gồm 3 biến số tọa độ, một biến số thời gian) trên hệ tọa độ địa lý

Hình 1.2 Nguyên lý định vị trong hệ thống GNSS [1]

1.1.5 Kiến trúc thực hiện ứng dụng

Các kiến trúc thực hiện ứng dụng GNSS trên bộ thu được phân loại thành 2

Trang 16

kiến trúc chính: kiến trúc truyền thống và kiến trúc mềm

• Kiến trúc truyền thống

Kiến trúc truyền thống thực hiện ứng dụng GNSS bao gồm một ăng-ten, một

bộ xử lý tín hiệu RF và một vi mạch băng tần cơ bản Bộ xử lý tín hiệu RF có chức năng chuyển đổi tín hiệu RF sang tín hiệu số trung tần IF Tín hiệu trung tần IF sau

đó sẽ được tiếp tục xử lý ở vi mạch băng tần cơ bản Vi mạch băng tần cơ bản thường bao gồm bộ xử lý ứng dụng, bộ nhớ, các module phần cứng chuyên dụng như truyền thông (UART, SPI) và xử lý tín hiệu (bộ tương quan, máy thu)

Hình 1.3 Sơ đồ khối chức năng của vi mạch băng tần cơ bản [2]

Mọi hoạt động tiêu thụ năng lượng như thu nhận, hiệu chỉnh tín hiệu, tính toán khoảng cách từ bộ thu đến vệ tinh, giải điều chế để khôi phục lịch vệ tinh, định vị đều được thực hiện trên vi mạch băng tần cơ bản Do đó, kích thước và giá thành phần cứng của bộ thu bị đẩy cao Để khắc phục điều này, trong các giải pháp mang tính thương mại, người ta chuyển một phần hoặc toàn bộ chức năng của phần cứng sang phần mềm được thực thi trên CPU bên ngoài Các giải pháp này đưa đến các kiến trúc mềm thực hiện ứng dụng GNSS

• Kiến trúc mềm

Trong các kiến trúc mềm thực hiện ứng dụng GNSS, toàn bộ việc xử lý tín hiệu số sẽ được thực thi trên các bộ xử lý bên ngoài thay cho vi mạch băng tần cơ bản Các thiết bị ứng dụng hiện đại (như điện thoại thông minh, máy tính cá nhân, thiết bị dẫn đường cá nhân) đều có các CPU mạnh và bộ nhớ lớn, do đó kiến trúc

Trang 17

mềm thực hiện ứng dụng GNSS rất phù hợp Hơn nữa, kiến trúc mềm còn cho phép

dễ dàng nâng cấp để tương thích với nhiều hệ thống GNSS Hình dưới đây thể hiện

sự so sánh giữa kiến trúc truyền thống và kiến trúc mềm thực hiện ứng dụng GNSS (ở phía ngoài cùng bên phải là kiến trúc truyền thống, ở phía ngoài cùng bên trái là kiến trúc mềm trong đó chức năng của vi mạch băng tần cơ bản được thay thế hoàn toàn bởi phần mềm)

Hình 1.4 So sánh các kiến trúc thực hiện ứng dụng GNSS [2]

Có thể thấy rằng, trong cả kiến trúc truyền thống và kiến trúc mềm thực hiện ứng dụng GNSS thì bộ xử lý tín hiệu RF là một thành phần quan trọng không thể thiếu Những thách thức đối với bộ xử lý RF là cần phải xử lý tín hiệu có độ suy hao

và nhiễu lớn Vì vậy việc thiết kế khối khuếch đại tạp âm thấp có vai trò rất quan trọng, nhằm giải quyết các thách thức trên

1.2 Tổng quan về công nghệ CMOS

1.2.1 Khái niệm

CMOS là một công nghệ sản xuất vi mạch điện tử, trong đó sử dụng các

Trang 18

transistor hiệu ứng trường NMOS và PMOS là linh kiện điện tử cơ sở của vi mạch và được chế tạo trên cùng một đế bán dẫn Ngoài ra, các linh kiện điện tử khác cấu thành nên vi mạch như tụ điện, cuộn cảm, điện trở cũng được tích hợp trên đế bán dẫn đó

1.2.2 Transistor hiệu ứng trường MOSFET

a Cấu tạo

MOSFET gồm có 2 loại chính là MOSFET loại n (NMOS) và MOSFET loại p (PMOS) Xét cấu tạo của một NMOS

Hình 1.5 Cấu tạo của MOSFET loại n (NMOS) [3]

NMOS được cấu tạo bởi:

- Đế bán dẫn pha tạp loại p nghèo mật độ điện tích

- 2 miền bán dẫn pha tạp loại n giàu mật độ điện tích được nối với 2 cực S và D

- Lớp oxide cách điện được nối với cực G

PMOS có cấu tạo từ các thành phần bán dẫn được pha tạp ngược lại NMOS:

đế bán dẫn nghèo mật độ điện tích được pha tạp loại n trong khi hai miền bán dẫn giàu mật độ điện tích được pha tạp loại p

Trong công nghệ CMOS, NMOS và PMOS sẽ được chế tạo trên cùng một đế bán dẫn Thông thường, đế bán dẫn chung là đế bán dẫn loại p Trên đế bán dẫn loại

p, NMOS sẽ được chế tạo trước Sau đó, người ta tạo ra các vùng bán dẫn loại n trên

đế bán dẫn đó, các vùng này được gọi là "giếng bán dẫn loại n" (n-well) PMOS sẽ

Trang 19

được chế tạo trên các giếng bán dẫn loại n đó

Hình 1.6 Tích hợp NMOS và PMOS trên đế bán dẫn loại p [4]

b Ký hiệu

Hình 1.7 Các ký hiệu của MOSFET [3]

(a): MOSFET phân cực DS có phân cực đế (b): MOSFET phân cực DS không phân cực đế (c): MOSFET không phân cực DS

Các ký hiệu của NMOS và PMOS được đưa ra trong hình 1.7 Hình 1.7 (a) là

ký hiệu của NMOS và PMOS được phân cực đế (cực B) Trong trường hợp này, cả 4 cực của transistor đều xuất hiện trong ký hiệu Tuy nhiên, khi phân cực cho NMOS

và PMOS, cực đế B thường được nối chung cùng cực nguồn S, nên cực đế sẽ không xuất hiện trong ký hiệu như ở hình 1.7 (b) Cả trong hình 1.7 (a) và 1.7 (b), NMOS

và PMOS đều đã được phân cực DS, chiều mũi tên là chiều phân cực Do PMOS được phân cực ngược với NMOS nên vị trí của cực D, S của PMOS ngược với vị trí của cực D, S của NMOS Hình 1.7 (c) là ký hiệu của NMOS và PMOS chưa được phân cực D, S Do chưa được phân cực D, S nên vị trí của cực D, S trong ký hiệu chỉ

mang tính danh nghĩa và giống nhau đối với cả NMOS và PMOS

Trang 20

c Nguyên lý hoạt động

Xét một NMOS, trong điều kiện bình thường, khi không đặt điện thế vào cực

G, thì miền bán dẫn giữa 2 cực D và S là miền bán dẫn pha tạp loại p, nghèo mật độ điện tích Vì vậy, không có dòng điện tích dịch chuyển giữa cực D và cực S, NMOS không hoạt động Khi đặt điện thế dương vào cực G, cực G đóng vai trò như một bản cực của tụ điện, hút các hạt điện tích loại n về phía gần lớp oxide, hình thành nên một lớp điện tích loại n giữa cực D và cực S Khi điện thế đặt vào cực G đạt đến một giá trị ngưỡng là VTH thì lớp điện tích loại n này sẽ được mở rộng chiều dài ra toàn bộ khoảng cách giữa cực D và cực S, hình thành nên một kênh dẫn, NMOS trở thành dẫn điện Cường độ dòng điện ID đi qua cực D sang cực S phụ thuộc cả vào hiệu điện thế VDS và hiệu điện thế VGS Với một VGS xác định, khi VDS tăng thì ID tăng do mật

độ hạt mang điện loại n trong kênh dẫn tăng lên, tuy nhiên khi VDS đạt tới một giá trị tới hạn bằng VGS - VTH thì mật độ điện tích trong kênh dẫn đạt đến giá trị cực đại, ID trở nên bão hòa

Nguyên lý hoạt động của PMOS tương tự như NMOS, tuy nhiên hạt dẫn trong kênh dẫn của PMOS là hạt dẫn loại p và điện thế phân cực đặt vào cực G của PMOS

Trang 21

Đối với một NMOS, có một giá trị điện áp đặc trưng VTH gọi là điện áp ngưỡng Đây là giá trị điện áp tối thiểu cần đặt lên cực G để NMOS dẫn điện

+ Khi VGS ≤ VTH: ID = 0 với mọi giá trị VDS.

µn là độ linh động của hạt dẫn loại n;

Cox là mật độ điện dung của lớp oxide cực G;

W, L là chiều rộng, chiều dài kênh dẫn của NMOS

Trong trường hợp công thức (1.1), NMOS ở miền triode Trong trường hợp công thức (1.2), NMOS ở miền bão hòa

Đặc tuyến của PMOS có dạng tương tự như đặc tuyến của NMOS, nhưng các giá trị cường độ dòng điện và điện áp ngược chiều so với NMOS

• Hiệu ứng thứ cấp:

+ Hiệu ứng phân cực đế bán dẫn

Trong các công thức (1.1), (1.2), giá trị VTH được xem là không thay đổi Thực

tế, giá trị VTH thay đổi theo điện thế đặt vào đế bán dẫn loại p của NMOS:

VTH = VTH0 + γ*(|2φF + VSB|1/2 - 2|φF|1/2) (1.4) Trong đó:

VTH0 là giá trị điện áp ngưỡng khi không phân cực đế bán dẫn;

VSB là giá trị điện áp giữa cực S và đế bán dẫn

+ Hiệu ứng điều biến kênh

Thực tế, khi ở trong miền bão hòa, độ dài của kênh dẫn sẽ bị thay đổi theo

VDS Vì vậy, trong miền bão hòa, công thức (1.2) được viết lại thành:

ID = (K/2)*(VGS - VTH)*(1 + λ*VDS) (1.5) Trong đó λ là hệ số điều biến kênh

e Mô hình hóa

• Mô hình tín hiệu lớn

Trang 22

Mô hình tín hiệu lớn sử dụng trực tiếp các công thức (1.1), (1.2), (1.4), (1.5)

để mô tả hoạt động của MOSFET

• Mô hình tín hiệu nhỏ

+ Miền triode:

MOSFET được xem như là một điện trở giữa 2 cực D, S:

Ron = ∂VDS/∂ID = 1/[K*(VGS - VTH)] (1.6) Đối với tín hiệu nhỏ, Ron được xem là không đổi

+ Miền bão hòa:

MOSFET được xem là một điện dẫn giữa 2 cực G, S:

+ Hiệu ứng điều biến kênh:

MOSFET được xem như là mắc thêm một điện trở ro giữa 2 cực D, S:

Trang 23

Hình 1.9 Tụ điện poly - poly [5]

Tụ điện poly - poly được cấu tạo từ 2 lớp poly đặt song song với nhau, ở giữa

2 lớp poly là oxide silic Hai lớp poly sẽ đóng vai trò là 2 bản cực của tụ điện, lớp oxide silic là điện môi của tụ điện

b Nguyên lý hoạt động

Xét một tụ điện poly - poly Trong công nghệ CMOS, độ dày lớp oxide silic của tụ điện sẽ được chế tạo bằng với độ dày lớp oxide silic của các MOSFET, ký hiệu là tox Tương tự như các MOSFET, tụ điện poly - poly sẽ có mật độ điện dung trên một đơn vị diện tích là:

Trong đó εox là hằng số điện môi của lớp oxide silic

Giá trị điện dung của tụ điện được xác định bởi công thức:

Trong đó A là phần diện tích đối diện nhau của 2 lớp poly

Bên cạnh giá trị điện dung mong đợi được xác định bởi công thức trên, tụ điện poly - poly còn có giá trị điện dung ký sinh là giá trị điện dung của tụ điện ký sinh được tạo ra bởi lớp poly thứ hai và đế bán dẫn

1.2.4 Cuộn cảm trong công nghệ CMOS

a Cấu tạo

Trong công nghệ CMOS, cuộn cảm được chế tạo từ các đường kim loại xoắn

ốc

Trang 24

Hình 1.10 Cuộn cảm trong công nghệ CMOS [6]

Để hạn chế tối đa điện trở và điện dung ký sinh, cuộn cảm được đặt ở lớp kim loại trên cùng (do lớp kim loại trên cùng có độ dày lớn nhất)

b Nguyên lý hoạt động

Do hiện tượng cảm ứng điện từ, khi có dòng điện qua đường kim loại xoắn ốc,

sẽ xuất hiện xuất điện động cảm ứng Đối với cuộn cảm trong hình vẽ ở trên, mỗi vòng xoắn sẽ có một giá trị điện cảm tương ứng là L1, L2, L3; đồng thời, giữa các vòng xoắn còn xuất hiện điện cảm tương hỗ M12, M13 và M23 Giá trị điện cảm chung cho cuộn cảm là tổng các giá trị điện cảm thành phần trên:

L = L1 + L2 + L3 + M12 + M13 + M23 (1.13) Như vậy, có thể thấy giá trị điện cảm sẽ phụ thuộc vào các kích thước và tổng

số vòng của cuộn cảm Các kích thước của cuộn cảm gồm có đường kính ngoài Dout, đường kính trong Din, khoảng cách S giữa 2 vòng kế tiếp nhau và độ rộng W của đường kim loại

Hình 1.11 Các kích thước của cuộn cảm [6]

Trang 25

Giá trị điện cảm tỷ lệ với số vòng, số vòng càng nhiều thì giá trị điện cảm càng lớn Đồng thời khi giảm W cũng sẽ làm tăng giá trị điện cảm Tuy nhiên, tăng

số vòng cuốn sẽ làm tăng kích thước cuộn cảm trong khi giảm W sẽ làm tăng giá trị điện trở ký sinh của cuộn cảm Kích thước và giá trị ký sinh chính là rào cản để đạt được giá trị điện cảm lớn Vì vậy, trong thực tế công nghệ, các cuộn cảm được tích hợp vào vi mạch thường có giá trị điện cảm nhỏ hơn 10nH và hệ số phẩm chất không cao so với các cuộn cảm đặt bên ngoài vi mạch

c Mô hình hóa

Khi tính toán thiết kế, cuộn cảm trong vi mạch được mô hình hóa bởi một cuộn cảm lý tưởng mắc song song hoặc nối tiếp một điện trở đặc trưng cho giá trị điện trở ký sinh của cuộn cảm thực tế

Hình 1.12 Mô hình hóa cuộn cảm trong vi mạch [6]

(a): Mô hình mắc nối tiếp (b): Mô hình mắc song song

Khi đó, để đặc trưng cho chất lượng cuộn cảm, người ta sử dụng hệ số phẩm chất Q được định nghĩa bởi công thức:

Q = L1ω/Rs (đối với mô hình mắc nối tiếp) (1.14)

Q = Rp/(L1ω) (đối với mô hình mắc song song) (1.15)

1.3 Quy trình thiết kế vi mạch tương tự

1.3.1 Sơ đồ khối tổng quát

Quy trình thiết kế vi mạch khuếch đại tạp âm thấp tuân theo quy trình chung thiết kế các vi mạch tương tự Vì vậy, trước khi thiết kế vi mạch khuếch đại tạp âm

Trang 26

thấp, luận văn sẽ giới thiệu tổng quan về quy trình thiết kế vi mạch tương tự

Hình 1.13 Quy trình thiết kế và sản xuất vi mạch tương tự

1.3.2 Phân tích yêu cầu và đặc tả thiết kế

Đây là bước đầu tiên của quy trình thiết kế, có vai trò đặc biệt quan trọng Trong bước này, các yêu cầu và những đặc tính chung của hệ thống cần thiết kế phải được xác định rõ ràng Đồng thời người thiết kế cũng sẽ lập kế hoạch thiết kế của mình (liên quan đến thời gian hoàn thành dự án, chi phí )

Từ những yêu cầu về chức năng và đặc tính, người thiết kế sẽ phác thảo kiến trúc chung của vi mạch cần thiết kế Việc này đóng vai trò đặc biệt quan trọng trong

Trang 27

việc quyết định khả năng về hiệu suất của thiết kế (bao gồm các ràng buộc về công suất tiêu thụ, diện tích, tốc độ hoạt động, khả năng chống nhiễu ) Kiến trúc phác thảo ban đầu có thể sẽ được điều chỉnh khi thực hiện các bước tiếp theo trong quy trình thiết kế để đảm bảo thỏa mãn các yêu cầu đã được đề ra Sự điều chỉnh như vậy theo hướng hoàn hiện những khía cạnh chưa thể xác định một cách chi tiết ngay khi phác thảo kiến trúc; việc thay đổi lại hoàn toàn kiến trúc là điều không mong muốn

và phải hết sức hạn chế đối với người thiết kế Bởi vì việc thay đổi như vậy sẽ phải trả giá rất lớn về mặt thời gian, chi phí thậm chí có thể khiến cho dự án thất bại Một kiến trúc tốt là kiến trúc có khả năng thỏa mãn các yêu cầu thiết kế mà ít phải điều chỉnh trong toàn bộ quy trình thiết kế

1.3.3 Thiết kế nguyên lý và mô phỏng

Trong bước này, từ kiến trúc đã được xác định, người thiết kế sẽ tính toán kết hợp với quá trình mô phỏng để xác định các tham số tối ưu (như giá trị các thành phần điện trở, điện cảm, điện dung, giá trị điện áp phân cực ) cho kiến trúc Đầu tiên, người thiết kế sẽ tính toán sơ bộ các tham số dựa trên các phương pháp phân tích mạch điện kinh điển (như phương pháp điện áp nút, dòng điện vòng; các quy tắc phân áp, phân dòng; các phép biến đổi mạch điện tương đương) Sau đó, người thiết

kế sẽ sử dụng các phần mềm chuyên dụng để vẽ mạch điện cần thiết kế và gán các giá trị đã tính toán được cho mạch điện đó, mạch điện này được xem là một đơn vị thiết kế (design unit) Đồng thời, trên cùng phần mềm chuyên dụng đó, người thiết kế cần tạo ra một "môi trường kiểm tra" (testbench) và đặt đơn vị thiết kế vào trong môi trường đó để tạo ra một "thực thể mô phỏng" Tiếp theo, người thiết kế sẽ sử dụng phần mềm mô phỏng tương thích để mô phỏng giả lập Quá trình mô phỏng sẽ được thực hiện theo vòng lặp để điều chỉnh các tham số trong thiết kế cho đến khi đạt được đáp ứng đầu ra mong muốn

1.3.4 Thiết kế vật lý (layout)

Từ sơ đồ nguyên lý với các tham số thiết kế đã được tối ưu, người thiết kế sẽ xác định cấu trúc hình học của các mặt nạ công nghệ (mask) Quá trình này gọi là thiết kế vật lý (layout) Các mặt nạ được xem là các tấm phim âm bản dùng để che trên đế bán dẫn trong quá trình tạo ra các lớp vật liệu lên trên đế bán dẫn đó

Trang 28

Hình 1.14 Cấu trúc hình học của mặt nạ cho transistor PMOS [5]

Xét một cấu trúc hình học của một mặt nạ cho transistor PMOS Mặt nạ trên bao gồm các vùng hình học khác nhau, tương ứng với các lớp vật liệu khác nhau Trong mỗi công đoạn tạo ra một lớp vật liệu trên đế bán dẫn, vùng hình học tương ứng với lớp vật liệu đó trên mặt nạ sẽ trở thành "trong suốt", nghĩa là các chùm tia để nuôi cấy hay gia công lớp vật liệu có thể đi qua vùng hình học này Nhờ vậy các lớp vật liệu sẽ có vị trí, diện tích, kích thước như mong muốn

1.3.5 Kiểm tra DRC

Sau đó, người thiết kế phải tiến hành kiểm tra cấu trúc hình học đã vẽ có thỏa mãn các quy tắc thiết kế hay không Qúa trình này được gọi là kiểm tra DRC Các quy tắc thiết kế là các yêu cầu về độ rộng tối thiểu (minimum width) của một vùng hình học, khoảng cách tối thiểu giữa hai vùng hình học khác nhau của cùng một lớp vật liệu (minimum spacing) và khoảng cách tối thiểu giữa hai vùng hình học của các lớp vật liệu khác nhau (minimum enclosure)

Trang 29

Hình 1.15 Width, spacing và enclosure [4]

Việc kiểm tra DRC là một quá trình lặp, nếu không thỏa mãn cần phải thực hiện lại layout thậm chí phải điều chỉnh lại thiết kế nguyên lý rồi tiến hành kiểm tra lại cho đến khi thỏa mãn yêu cầu

1.3.6 Kiểm tra LVS

Sau khi kiểm tra DRC, người thiết kế sẽ tiếp tục kiểm tra sự tương đương về mặt chức năng giữa sơ đồ layout và sơ đồ nguyên lý Quá trình này được gọi là kiểm tra LVS Việc kiểm tra như vậy cần phải dựa trên các mô hình kiểm chứng tương đương (formal equivalence checking) Một cách tổng quát nhất, việc kiểm tra sẽ được thực hiện qua 3 bước

• Giải nén: từ sơ đồ layout, tiến hành nhận diện các lớp vật liệu, từ đó xác định các cực của các thành phần cấu thành vi mạch, các đường kết nối giữa các linh kiện cấu thành và các chân tín hiệu của vi mạch

• Tối giản: kết hợp các thành phần đã được giải nén theo cách nối tiếp hoặc song song, tạo ra một netlist thể hiện sơ đồ layout Đồng thời cũng thực hiện tối giản để tạo ra netlist của sơ đồ nguyên lý

• So sánh: tiến hành so sánh hai netlist của sơ đồ layout và sơ đồ nguyên lý dựa trên phương pháp đồ thị đẳng cấu

Thông thường, kiểm tra LVS sẽ không được thỏa mãn trong lần kiểm tra đầu tiên Các lỗi có thể phạm phải là: ngắn mạch, hở mạch; thiếu hoặc sai thành phần so với sơ đồ nguyên lý; các tham số không thỏa mãn Vì vậy, việc kiểm tra LVS cũng là một quá trình lặp tương tự như kiểm tra DRC

Trang 30

1.3.7 Kiểm tra hiệu ứng ký sinh

Để đảm bảo thiết kế khả thi và hoạt động đúng chức năng, ngoài việc kiểm tra DRC và LVS thì còn cần phải kiểm tra các hiệu ứng ký sinh Các hiệu ứng ký sinh gây ra bởi các thành phần ký sinh của các linh kiện cấu thành vi mạch: điện trở, tụ điện ký sinh trên các cuộn cảm; tụ điện ký sinh trên các transistor MOSFET Các hiệu ứng ký sinh có thể làm sai lệch tham số và đặc tuyến của các linh kiện cấu thành

vi mạch, do đó sẽ ảnh hưởng đến hoạt động của vi mạch, trong trường hợp nghiêm trọng có thể làm sai lệch hoàn toàn chức năng của vi mạch Bởi vậy, việc kiểm tra hiệu ứng ký sinh là một quá trình cần thiết trong quy trình thiết kế vi mạch

Để kiểm tra hiệu ứng ký sinh, trước hết cần tiến hành giải nén ký sinh từ sơ đồ layout Việc này tương tự như tiến hành giải nén trong quá trình kiểm tra LVS Sau khi giải nén xong sẽ thu được toàn bộ các tham số ký sinh xuất hiện trên sơ đồ Sau

đó, người thiết kế cần tiến hành mô phỏng lại, trong lần mô phỏng này dữ liệu mô phỏng sẽ bao gồm cả các tham số ký sinh Nếu không thỏa mãn, thì phải thực hiện một quá trình lặp tương tự như kiểm tra DRC và LVS

1.3.8 Sử dụng các công cụ hỗ trợ trong quy trình thiết kế

Hiện nay, việc thiết kế vi mạch nói chung và thiết kế vi mạch tương tự nói riêng có độ phức tạp cao, khối lượng công việc lớn và yêu cầu rất nghiêm ngặt Bởi vậy, cần phải có sự hỗ trợ của các công cụ hỗ trợ thiết kế điện tử Việc sử dụng các công cụ hỗ trợ thiết kế mang lại những ưu điểm quan trọng:

• Với sự hỗ trợ của các công cụ, tốc độ thiết kế được tăng lên gấp nhiều lần, thậm chí là không thể so sánh vì trong nhiều trường hợp, chỉ có thể thiết kế thành công với sự hỗ trợ của các công cụ hỗ trợ thiết kế điện tử

• Giải phóng người thiết kế khỏi vô số chi tiết kỹ thuật không thực sự thuộc về chuyên môn thiết kế điện tử (như việc thực hiện giải thuật kiểm chứng tương đương khi kiểm tra LVS) Nhờ vậy, người thiết kế có thể tập trung giải quyết các vấn đề chính yếu của thiết kế, thúc đẩy sự sáng tạo trong thiết kế

• Tăng độ tin cậy của thiết kế Bất kỳ một quá trình nào được thực hiện bởi con người thì đều không thể tránh khỏi những sai lệch mang tính chủ quan của người thực hiện Hơn nữa, khi xảy ra sai lệch sẽ rất khó để tìm ra sai lệch nằm

Trang 31

ở công đoạn nào khi thực hiện Ngược lại, khi thực hiện được hỗ trợ bởi các công cụ tự động sẽ hạn chế tối đa nhầm lẫn, sai lệch Đồng thời, sự hỗ trợ của các công cụ tự động cũng sẽ phân tách một cách rõ ràng các công đoạn và cung cấp các mô hình đối chiếu cụ thể nên sẽ giúp kiểm soát, phát hiện, định

vị các sai lệch tốt hơn nhiều so với việc thực hiện thủ công

Hiện nay, trong lĩnh vực thiết kế vi mạch tương tự có rất nhiều bộ công cụ hỗ trợ thiết kế điện tử như bộ công cụ của Cadence, Synopsys, Tanner Trong luận văn này, bộ công cụ Virtuoso của Cadence sẽ được sử dụng để hỗ trợ vẽ sơ đồ nguyên lý, layout, mô phỏng; bộ công cụ Calibre của Tanner được sử dụng để hỗ trợ kiểm tra DRC, LVS, giải nén tham số ký sinh

Trang 32

Chương 2 PHÂN TÍCH VÀ ĐẶC TẢ THIẾT KẾ KHỐI

KHUẾCH ĐẠI TẠP ÂM THẤP

Trong chương 2, lý thuyết chung và các yêu cầu thiết kế cho bộ khuếch đại tạp

âm thấp sẽ được trình bày

2.1 Lý thuyết về khối khuếch đại

2.1.1 Vị trí của khối khuếch đại tạp âm thấp

Hình 2.1 Sơ đồ mạch thu tín hiệu RF cơ bản [7]

Trong mạch thu tín hiệu RF cơ bản, khối khuếch đại tạp âm thấp được đặt phía sau ăng-ten thu tín hiệu và phía trước bộ trộn tín hiệu Yêu cầu được đặt ra là phải đảm bảo hệ số khuếch đại lớn trong khi hệ số tạp âm thấp Trước khi lượng hóa một cách chi tiết các yêu cầu, luận văn sẽ trình bày tổng quát về các tham số đặc trưng của khối khuếch đại

2.1.2 Các tham số đặc trưng của khối khuếch đại

Trang 33

b1 Khái niệm về nhiễu

Hiệu suất của bộ khuếch đại chịu ảnh hưởng lớn của nhiễu Nhiễu là những tín hiệu không mong muốn xuất hiện cùng với tín hiệu có ích Đặc trưng cơ bản nhất của nhiễu là tính ngẫu nhiên, nghĩa là không thể dự đoán được giá trị của nhiễu tại một thời điểm xác định Điều này gây khó khăn cho việc tính toán ảnh hưởng của nhiễu đến bộ khuếch đại Tuy nhiên, người ta vẫn có thể sử dụng một số đại lượng để định lượng nhiễu, đó là công suất trung bình và mật độ phổ công suất của nhiễu Đó là bởi

vì đối với hầu hết các loại nhiễu thì hai đại lượng này là hữu hạn và hoàn toàn xác định

Công suất nhiễu trung bình, ký hiệu là Pn, được định nghĩa bởi công thức:

Pn = →

Trong đó, n(t) là mức tín hiệu nhiễu tại một thời điểm t

Mật độ phổ công suất nhiễu, ký hiệu là S(f), được định nghĩa bởi công thức:

Trong đó, Ps là công suất của tín hiệu có ích, Pn là công suất nhiễu

Tỷ số SNR càng lớn thì mức độ ảnh hưởng của nhiễu càng thấp

b2 Phân loại nhiễu

Trang 34

Nhiễu được phân loại dựa trên nguồn gây ra nhiễu Có nhiều loại nhiễu, trong

đó có 2 loại nhiễu chính là nhiễu nhiệt và nhiễu chớp ảnh

• Nhiễu nhiệt:

Nhiễu nhiệt là loại nhiễu do sự chuyển động tự do của các hạt mang điện trong các linh kiện điện tử gây ra Đặc trưng của loại nhiễu này có mật độ phổ công suất là một hằng số, tỷ lệ thuận với giá trị điện trở hoặc tỷ lệ nghịch với giá trị điện dẫn của linh kiện điện tử:

Đối với điện trở thì công suất nhiễu:

Đối với MOSFET thì công suất nhiễu:

Trong đó:

k là hằng số Boltzman; T là nhiệt độ tuyệt đối;

R là giá trị điện trở; gm là giá trị điện dẫn của MOSFET;

γ là một hệ số hiệu chỉnh, phụ thuộc vào công nghệ MOSFET

• Nhiễu chớp ảnh:

Nhiễu chớp ảnh là loại nhiễu chỉ xuất hiện đối với MOSFET, gây ra bởi các hạt mang điện trong tinh thể bán dẫn ở ngay sát lớp oxide bị kích hoạt lên trạng thái năng lượng cao giải phóng ra Mật độ phổ công suất nhiễu chớp ảnh được tính:

Trong đó K là hằng số công nghệ của MOSFET;

Cox là mật độ điện dung trên một đơn vị chiều dài của lớp oxide;

W, L là kích thước chiều rộng và chiều dài kênh dẫn MOSFET;

b3 Khái niệm về hệ số tạp âm

Xét bộ khuếch đại tạp âm thấp trong sơ đồ sau:

Trang 35

Hình 2.2 Khối khuếch đại tạp âm thấp [6]

Chất lượng của bộ khuếch đại tạp âm thấp không chỉ phụ thuộc vào hệ số khuếch đại mà còn phụ thuộc vào tỷ số tín hiệu so với nhiễu Bộ khuếch đại LNA cần thỏa mãn yêu cầu tỷ số SNRout ở phía đầu ra không tăng quá cao so với tỷ số SNRin ở phía đầu vào Bởi vậy, người ta định nghĩa đại lượng hệ số tạp âm, ký hiệu là NF, để đánh giá chất lượng của bộ khuếch đại xét trên tiêu chí ảnh hưởng của nhiễu đến bộ khuếch đại NF được xác định bởi công thức:

SNRout = (GP * Pin) / (Gp * Psn + Pan) (2.11) Suy ra:

NF = 10log {(Gp * Psn + Pan) / (GP * Psn)} (2.12) Như vậy, có thể thấy hệ số tạp âm NF còn là tỷ số giữa tổng công suất nhiễu phía đầu ra bộ khuếch đại so với công suất nhiễu của nguồn đầu vào bị khuếch đại ở phía đầu ra Do đó, hệ số tạp âm càng nhỏ thì ảnh hưởng của thành phần nhiễu gây ra bởi nội tại bộ khuếch đại càng nhỏ, chất lượng của bộ khuếch đại càng tốt

c Ma trận tán xạ

Ở tần số siêu cao, việc đo điện áp và dòng điện trở nên không thuận lợi bằng

Trang 36

việc đo công suất Vì vậy, để phản ánh mối quan hệ giữa phía đầu ra và đầu vào của

bộ khuếch đại, người ta sử dụng ma trận tán xạ S là ma trận có các hệ số phản ánh mối quan hệ về mặt công suất

Ma trận tán xạ S được định nghĩa như sau:

Trong đó:

S11 biểu thị mức độ phản xạ công suất ở cửa vào;

S22 biểu thị mức độ phản xạ công suất ở cửa ra;

S12 là hệ số truyền đạt công suất từ cửa vào sang cửa ra;

S21 là hệ số truyền đạt công suất từ cửa ra sang cửa vào

Đối với bộ khuếch đại, yêu cầu S11, S22, S21 phải rất nhỏ, trong khi S12 phải lớn Sự thỏa mãn yêu cầu về ma trận tán xạ phản ánh chất lượng tốt của bộ khuếch đại Có thể thấy rằng hệ số truyền đạt công suất S12 phụ thuộc trực tiếp vào hệ số khuếch đại công suất Tuy nhiên, để thỏa mãn yêu cầu, thì không chỉ việc tăng hệ số khuếch đại mà việc phối hợp trở kháng cũng đóng vai trò quan trọng Khi trở kháng phía đầu ra và phía đầu vào bộ khuếch đại bằng với trở kháng trên đường truyền sẽ hạn chế tối đa sóng phản xạ, do đó các hệ số phản xạ S11, S22 trở nên rất nhỏ, và S12đạt giá trị lớn

d Độ tuyến tính

d1 Khái niệm tuyến tính và phi tuyến

Một khối mạch điện tử được gọi là tuyến tính nếu như tín hiệu đầu ra của nó là một hàm tuyến tính của tín hiệu đầu vào:

Ngược lại, một khối mạch điện tử được gọi là phi tuyến nếu như tín hiệu đầu

ra của nó không phải là một hàm tuyến tính của tín hiệu đầu vào Thông thường, đặc tuyến của mạch phi tuyến sẽ được xấp xỉ bởi một hàm đa thức:

y(t) = α0 + α1*x(t) + α2*x2(t) + α3*x3(t) + (2.14) Người ta thường xét chỉ xét cho đến các hệ số bậc 3 của đa thức xấp xỉ, các hệ

số bậc cao hơn thường đủ nhỏ để bỏ qua

Cần chú ý rằng sự phân biệt tuyến tính và phi tuyến chỉ là tương đối và phụ

Trang 37

thuộc vào điều kiện cụ thể Xét trường hợp mạch khuếch đại CS MOSFET

Hình 2.3 Mạch khuếch đại CS MOSFET [3]

Điện áp đầu ra của mạch khuếch đại CS MOSFET:

hệ được xem là tuyến tính

d2 Ảnh hưởng của hiệu ứng phi tuyến

• Nhiễu đa hài:

Nếu một tín hiệu đơn hài được đưa vào đầu vào của một mạch phi tuyến, thì ở đầu ra sẽ xuất hiện các thành phần có hài bậc cao là một số nguyên lần của hài đầu vào:

y(t) = α1*[Acos(ωt)] + α2*[A2cos2(ωt)] + α3*[A3cos3(ωt)] (2.17) y(t) = M0 + M1*cos(ωt) + M2*cos(2ωt) + M3*cos(3ωt) (2.18)

Trang 38

• Điều chế chéo:

Hiện tượng này xảy ra khi một tín hiệu yếu và một tín hiệu nhiễu giao thoa mạnh đi qua cùng một hệ thống phi tuyến Khi đó, sự thay đổi biên độ của tín hiệu nhiễu giao thoa sẽ làm ảnh hưởng đến biên độ của tín hiệu có ích, làm méo tín hiệu

hệ số khuếch đại thực tế bị giảm 1dB so với hệ số khuếch đại lý tưởng trong trường hợp không có hiệu ứng phi tuyến:

20* log|α1 + 3/4*α3* | = 20log |α1| - 1dB (2.23)

Như vậy, có thể thấy rằng các hiệu ứng phi tuyến không chỉ gây nhiễu mà còn làm giảm hệ số khuếch đại, ảnh hưởng tiêu cực đến chất lượng của bộ khuếch đại Vì vậy, hạn chế độ phi tuyến, làm tăng độ tuyến tính là một yêu cầu đặt ra khi thiết kế

bộ khuếch đại

2.2 Yêu cầu thiết kế

Dựa trên các cơ sở lý thuyết về bộ khuếch đại đã được trình bày, các yêu cầu thiết kế chi tiết đối với vi mạch khuếch đại tạp âm thấp được đặt ra như sau:

Trang 39

Bảng 2.1 Các yêu cầu thiết kế của vi mạch khuếch đại tạp âm thấp

a Tầng khuếch đại CS tải điện trở

Hình 2.4 Tầng khuếch đại CS tải điện trở [6]

• Hệ số khuếch đại: Av = -RD*gm (mô hình tín hiệu nhỏ)

• Phối hợp trở kháng:

Re {Yin} = RDCFω2[CF + gmRD(CL + CF)] / [!"#(CL + CF)ω2 + 1] (2.25)

Trang 40

Im {Yin} = CFω[!"#CL(CL + CF)ω2 + 1 + gmRD] / [!"#(CL + CF)ω2 + 1] (2.26)

Vì RD có giá trị cỡ 102; CF có giá trị cỡ 10-15; ω có giá trị cỡ 109 nên Re {Yin}

có giá trị cỡ (10-5÷ 10-3) Do đó, rất khó đảm bảo yêu cầu phối hợp trở kháng để Yin = (50Ω)-1 Để phối hợp trở kháng, cần phải mắc thêm một điện trở Rp có giá trị xấp xỉ 50Ω song song với MOSFET ở phía đầu vào:

Hình 2.5 Phối hợp trở kháng tầng khuếch đại CS tải điện trở [6]

Tuy nhiên, điều này sẽ dẫn đến sự trả giá về hệ số tạp âm

• Hệ số tạp âm:

NF = 1 + Rs/Rp + (γRS)/[gm(Rs||Rp)2] + Rs/[gm2(Rs||Rp)2RD] (2.27)

Rs≈ Rp nên cho dù bỏ qua 2 thành phần ở cuối thì NF vẫn vào cỡ 3dB

Như vậy, tầng khuếch đại CS tải điện trở không phải là kiến trúc thích hợp cho

vi mạch khuếch đại tạp âm thấp

b Tầng khuếch đại CS tải điện cảm

Hình 2.6 Tầng khuếch đại CS tải điện cảm [6]

Zin(jω) = [1 - L1(C1 + CF)ω2 + jRs(C1 + CF)ω] / [{-(RsC1 + gmL1)ω + j(gmRs -

Suy ra:

Định dạng
Số trang	82
Dung lượng	6,4 MB