thiet ke bo loc fir

B GIO DC V O TO B QUC PHềNG HC VIN K THUT QUN s TRN THANH SN THIT K B LC TN HIU s TRấN CễNG NGH FPGA VI CễNG c MATLAB V EDA CA XILINX LUN VN THC s K THUT HC VIN K THUT QUN s H Ni - Nm 2008 B GIO DC V O TO B QUC PHềNG TRN THANH SN THIT K B LC TN HIU s TRấN CễNG NGH FPGA VI CễNG c MATLAB V EDA CA XILINX Chuyờn ngnh: T ng Hoỏ Ma sụ: 60 52 60 LUN VN THC s K THUT NGUI HUNG DN KHOA HC: TIN S èNH NGHA H Ni-Nm 2008 HC VIN K THUT QUN s LUN VN THC s K THUT Tờn ti: THIT Kấ B LC TN HIU s TRấN CễNG NGH FPGA VI CễNG c MATLAB V EDA CA XILINX Chuyờn ngnh : T ng Hoỏ Mó sụ: 60 52 06 Ngy giao ti lun : 29-01-2008 Ngy hon thnh lun : 15-05-2008 Ngi thc hin: H v tờn: Trn Thanh Sn Lp: T ng húa H o to: Tp trung Cỏn b hng dn: H v tờn: ỡnh Ngha Hc hm, hc v: Tin s Khoỏ: 18 Cp bc: i tỏ n v cụng tỏc: Hc vin KTQS MC LC Trang PHU LUC LI CAM OAN Tụi xin cam oan lun ny l cụng trỡnh nghiờn cu ca riờng tụi Cỏc s liu, kt qu nờu lun l trung thc v chua tng uc cụng b bt k cụng trỡnh nghiờn cu no khỏc./ Tỏc gi lun Trn Thanh Sn BNG CC CH VIT TT V Kí HIU T vit tt ABEL Ngha ting Anh Advanced Boolean Expression Ngha ting Vit Ngụn ng din t i s Bool ADC Language Analog-to-Digital Converter cao cp B chuyn i tuong t s AIM Advanced Interconnect Matrix Ma trn liờn kt cao cp ANSI American National Standards Vin tiờu chun quc gia Hoa Institute k Application Specific IC Application Specific Standard IC ng dng chuyờn bit Sn phm tiờu chun ng Product dng chuyờn bit ATE Automatic Test Equipment Thit b kim tra t ng CAD Computer Aided Design ASIC ASSP CAN Controller Area Network CBT CDMA Computer Based Training Code Division Multiple Access CE Clock Enable CLB Configurable Logic Block Cụng c thit k uc tr giỳp bi mỏy tớnh B iu khin mng khu vc Hun luyn da trờn mỏy tớnh S phõn chia mó a truy cp Tớn hiu cho phộp Clock Khi Logic cho phộp nh cu hỡnh CLK Clock Signal Tớn hiu ng h CICC Custom Integrated Circuits Conference Hi tho v mch tớch hp tu bin CMOS CPLD Complementary MOS Complex Programmabe Logic Cụng ngh MOS ci tin Thit b logic cho phộp lp Device trỡnh phc CSP Chip Scale Packaging úng gúi theo kớch thc mng DCI Digitally Controlled Impedance Tr khỏng iu khin c s DRAM Dynamic Random-Access Memory DCM Digital Clock Manager nhiờn, goi l RAM dụng Bụ quõn l dong ho so DCM Digital Control Managerment Giõm sõt diờu khiởn sụ DES Data Encryption Standard Chuõn ma hoõ dỹ lieu DRC Design Rule Checker Bụ kiởm tra quy tõc thiet kở DSL DSP Digital Subsciber Line Digital Signal Processor Duụng thuờ bao so Bụ xỷ l tin hiờu sụ DTV Digital Television Truyờn hợnh sụ ECS Schematic Editor Bụ soan thõo so nguyờn l EDA EDIF Electronic Design Automation Hờ tu dụng thiet kở diờn tỷ Dinh dang trao doi diờn tỷ sụ Electronic Digital Interchange Bử nhd dụng truy xuõ't ngõu Format EEPROM Electrically Erasable Programmable Bụ nho chợ doc lõp trùnh va EMI Read- Only-Memory Electromagnetic Interference eSP emerging Standards and Protocols EPROM giao thỷc Erasable Programmable Read-Only- Bụ nho chợ doc lõp trùnh va GTLP FPGA Memory Gunning Tranceiver Logic Plus Field-Programmable Gate Array GUI FAT HSTL FIFO HDL FIR I/O FIT IBIS FSM fMAX IEEE GPS GTL ILA xoõ duoc bõng diờn Nhiờu diờn tỷ truụng Su nọy sinh cõc tiờu chuõn va xoõ duoc B dũ logiclõpthutrùnh phỏtduoc ci Ma trõntỡmcong tin hng theo Graphical User Interface Giao tip ho ngui dựng File Allocation Table Bang cap phõt File High Speed Tranceiver Logic Logic thu phỏt tc cao First In First Out Vo truục truục Hardware Description Language Ngụn ng mụ t phn cng Finite Impulse Respone (Filter) Dõp Input and Output Vo ỷng xung hỹu han Failures in Time Lụi thụi gian I/O Buffer Information Thụng tin chi tit b m vo Finite State Machine May Specification trang thõi hỹu han Frequency Maximum Tan sụ eue dai Institute of Electrical and Electronic Hip hi cỏc K su in v Global Positioning System Hờ thụng Engineers in t dinh vi ton cõu Gunning Transceiver Logic Bụ tùm logic thu phõt Intergrated Logic Analyzer B phõn tớch logic uc tớch IOB Input Output Block hp Khi vo IP IRL Intellectual Property Internet Reconfigurable Logic S hu trớ tu n v logic cho phộp inh cu hỡnh li trờn mng Internet ISE Intergrated Software Enviroment ISP In System Programming tớch hp Lp trỡnh h thng JEDEC Joint Electron Device Enginnering Hip hi khoa hc thit b JTAG Council Joint Test Advisory Group in t ghộp ni LAN LEC Local Area Network Logic Equivalence Checker Mng cc b B kim tra logic tung ung LMG Logic Modeling Group Nhúm mu Logic LUT LVCMOS Look Up Table Bng tra hay b to hm logic Low Voltage Complementary Metal Lp bỏn dn oxit kim loi b Oxide Semiconductor Mụi trung phn mm uc Nhúm tu kim tra ghộp ni xung in ỏp thp LVDS Low Voltage Differential Signaling LVDSEXT Low Voltage Differential signaling LVPECL LVTTL Tớn hiu vi sai in ỏp thp Tớn hiu vi sai in ỏp thp Extension m rng Low Voltage Positive Emitter Logic phi ghộp Emiter duong Coupled Logic in ỏp thp Logic Transitor in ỏp thp Low Voltage Transitor To Transitor MAC Logic Multiply and Accumulate B nhõn v tớch lu MAN MUX Metropolitan Area Network Multiplexer Mng ni th B chn kờnh MOS Metal-Oxide-Silicon Kim loi-Oxit-Silic NGC Native Generic Compiler OE Output Enable chung t nhiờn Cho phộp u OTP One Time Programmable Cho phộp lp trỡnh mt ln PACE Pinout and Area Constraints Editor B biờn dch cỏc tớnh cht B son tho gỏn vựng cỏc chõn PAL PCB Programmable Array Logic Printed Circuit Board Logic mng lp trỡnh uc Bng mch in PCI PCMCIA Peripheral Component Interconnect Personal Computer Memory Card Liờn kt phn t ngoi vi Hip hi quc gia v th nh International Association mỏy tớnh cỏc nhõn PLA PLD Programmable Logic Array Programmable Logic Device Mng logic lp trỡnh uc Thit b logic lp trỡnh uc PPGA Plastic Pin-Grid Array Kiu úng gúi hỡnh ch nht, hai hng chõn, bng cht PROM Programmable Read-Only-Memory tng hp B nh ch c lp trỡnh uc RAM Random-Access Memory B nh truy xut ngu nhiờn ROM Read Only Memory B nh ch c SRAM Static Random-Access Memory SRL16 Shift Register LUT B nh tnh truy xut ngu nhiờn - cũn gi l RAM tnh B dch LUT l phuong phỏp thay th cho mi b to chc nng, m mi b ny l mt b phn ca CLB Phuong phỏp ny cho phộp tng s Llip-Llop SSTL lờn 16 Stub Series Terminated Transceiver Đim kừt thúc đÊu cuối cna Logic thuphst logic Tpd Time of Propagation Delay Thi gian gi chm ung UCF (Through the Device ) User Constraints Lile truyn Pile rng buc ngui dựng VCCO Voltage Current Controlled Chuyn i in ỏp dũng in Oscillator uc iu khin bng b dao ng VFM Variable Lunction Multiplexer B chn kờnh cho phộp bin i VREF VSS VHDL Voltage Reference Visual Software Solution in ỏp tham chiu Gii phỏp phn mm o VHSIC Hardware Description Language Ngụn ng mụ t phn cng ca mch tớch hp tc rt cao VHSIC Very High Speed Integrated Circuits Mch tớch hp tc rt cao WPU Weak Pull Up B treo tớn hiu mc yu XCITE Xilinx Controlled Impedance Technology K thut iu khin tr khỏng ca Xilinx XST Xilinx Synthesis Technology K thut tng hp ca Xilinx ZIA Zero Power Interconnect Array Mng cỏc ung kt ni ngun khụng 10 CHNG TNG QUAN V TN HIU V CHN LC TN HIU Chng mt trỡnh by cỏc khỏi nim c bn v tớn hiu v h x lý tớn hiu núi chung, cng nh tớn hiu s v h x lý s núi riờng, cỏc cỏch biu din tớn hiu s v h x lý s, phng phỏp bin i tớn hiu tng t sang tớn hiu s v ngc li, phng phỏp phõn tớch v x lý h thng s Nú l chng b tr v mt lý thuyt cng nh ch v trớ ca b lc s h thng x lý tớn hiu s, Nú l c s v l tin cho cỏc chng sau ny 1.1 Tớn hiu tng t (Analog) v tớn hiu s (Digital) l.l.l.Khỏ nim, phõn loi tớn hiu v h x lý tớn hiu xỏc nh i tng v phm vi nghiờn cu ca lnh vc x lý tớn hiu s, trc ht cn nm c cỏc khỏi nim v thut ng c bn v tớn hiu v cỏc h x lý tớn hiu 1.1.1.1 Khỏi nim v phõn loi tớn hiu: Khỏi nim v tớn hiu : Tớn hiu l mt dng vt cht cú mt i lng vt l c bin i theo quy lut ca tin tc Cú nhiu loi tớn hiu khỏc nhau, vớ d nh cỏc tớn hiu õm thanh, ỏnh sỏng, súng õm, súng in t, tớn hiu in w Mi lnh vc k thut thng s dng mt s loi tớn hiu nht nh Trong cỏc lnh vc cú ng dng k thut in t, ngi ta thng s dng tớn hiu in v súng in t, vi i lng mang tin tc cú th l in ỏp, dũng in, tn s hoc gúc pha Mi loi tớn hiu khỏc cú nhng tham s c trng riờng, nhiờn tt c cỏc loi tớn hiu u cú cỏc tham s c bn l ln (giỏ tr), nng lng v cụng sut, chớnh cỏc tham s ú núi lờn bn cht vt cht ca tớn hiu Tớn hiu c biu din di dng hm ca bin thi gian x(t), hoc hm ca bin tn s X(f) hay X(co) Phõn loi tớn hiu: Theo dng ca bin thi gian t v giỏ tr hm s x(t), ngi ta phõn loi tớn hiu nh sau : * Tớn hiu liờn tc x(t) l tớn hiu cú bin thi gian t liờn tc giỳp ca cỏc cụng c phn mm, ngi thit k cú th la chn mi ni, mi no khụng c ni thỡ cu trỡ ti im ú s b hu i (B nung núng v thi t) iu ny c thc hin bi mt b np chuụng trỡnh Theo hỡnh 2.2 cỏc chõn u vo c ni vo cỏc ng theo chiu ng, cỏc ng nm ngang c ni vi cỏc cng AND - OR, ln lt cỏc ng ny c ni vi cỏc Flip - Flop chuyờn dng (Chng hn nh Flip-Flop loi D, T, RS) Cỏc PLDs (Programmable Logic Device) mt IC úng gúi on cú s cng nhiu hon 50 ln cỏc thit b logic chuyờn bit iu ny nú ó th hin mt s tin b rừ rt, y l cha cp n mt s thit b cn phi c gin lc hoỏ cú tin cy cao hon cỏc thit b chun logic Cụng ngh PLD ó phỏt trin t nhng ngy cũn rt sm, chng hn nh cụng ty Xilinx, h ó a sn phm CMOS vi ngun tiờu th siờu thp da trờn cụng ngh b nh flash Cỏc PLD flash cho phộp kh nng lp trỡnh v xoỏ bng in cho thit b nhiu ln ó tr nờn thớch hp hon so vi cỏc chip th h c, cỏc loi chip m vi thi gian xoỏ chong trỡnh hon 20 phỳt bng tia cc tớm 2.1.1.1 Complex Programmable Logic Devices (CPLDs): tm dch l cỏc thit b logic cho phộp lp trỡnh phc hp, h thit b ny l kt qu ca vic tng mt ca h SPLDs (Programmable Logic Device) lờn nhiu ln Khỏi nim ny c hiu nh sau : tng mt s PLD hoc cỏc macrocell (xin c nguyờn ngha v gii thớch phn cu trỳc ca CPLD) mt thit b on cựng vi cỏc ng ni lin a nng gia chỳng Cỏc ng ni ca cỏc on v logic on cú th c thc thi mt on ( a single block) Nhiu logic phc yờu cu cn nhiu v s dng cỏc ng ni a nng gia chỳng chỳng to nờn cỏc kt ni phc hon Difụ'n ni fiộn Cúc cn g Fợip - Fip -1 I -1 I1 I 50 -2,00 Cng Hỡnh 2.3 Cu trỳc ca CPLD Cỏc CPLDs rt thớch hp vic din t cỏc cng logic phc vi tc lm vic ln hn 200 Mhz ( tng ng ns ) Khuụn mu thi gian cho CPLD rt d tớnh toỏn, bi th trc bt u thit k bn cú th tớnh toỏn cỏc tc t u vo n u ca mỡnh da trờn khuụn mu ny CPLDs a cỏch n gin nht thc hin mt thit k, mt thit k cú th c mụ t bi cỏc s nguyờn lý hoc nhp vo mt HDL ( Hardware Description Language - Ngụn ng mụ t phn cng) n gin s dng cỏc cụng c phỏt trin ti u hoỏ, np v mụ phng thit k Cỏc cụng c thit k s to mt file m file ny (chớnh l mt file chng trỡnh) c dựng a thờm cỏc chun logic vo mt chip CPLD cựng vi chc nng mong mun Chớnh vỡ vy nú cung cp mt chun phn cng m cho phộp cỏc quỏ trỡnh x lý, g ri cú th thc hin t bt u cụng vic thit k Gi s nu bn cn cú mt mt s thay i v thit k, bn cú th a s thay i thit k ú vo cụng c phỏt trin CPLD v thc thi trờn nú, sau ú bn cú th kim tra c tc thỡ sau ú bng mt phn mm mụ phng CPLD cú mc tớch hp rt cao (cú ngha l mt s lng ln cỏc cng trờn mt din tớch) v c úng gúi mt khuụn dng rt nh iu ny ó a mt gii phỏp tuyt vi cho nhng ngi thit k cn sn phm ca mỡnh c úng gúi nh gn vi din tớch bo mch b gii hn v khụng gian H Xilinx CoolRunner CPLDs luụn cú mt cỏc úng gúi cựng vi cỏc chip i mi Chng hn nh chip CP56 CPLD cú khong cỏch cỏc chõn l 0,5 mm v vi kớch thc bao nh khụng ỏng k 6x6mmv iu ny cho phộp a mt sn phm nh gn cựng vi mc tiờu th ngun thp 2.1.1.2 Field Programmable Gate Arrays ( FPGAs): Mng cng cho phộp lp trỡnh c Nm 1985, cụng ty Xilinx ó a mt ý tng mi : ú l s kt hp gia nhng iu khin ngi dựng, thi gian a sn phm PLD (Programmable Logic Device) th trng cựng vi mt tớch hp, giỏ ca cỏc ma trn cng iu ny ó cho i thit b FPGA v cho n Xilinx l nh phõn phi s trờn ton th gii v h thit b ny Mt FPGA cú cu trỳc ca cỏc Logic Cell hoc cỏc Module v cỏc ng ni (Xem hỡnh 2.4), cỏc ng ni ny nm di s iu khin ca ngi thit k Cú ngha l bn cú th thit k, lp trỡnh v thay i mch ca bn bt c no bn mun Vi h FPGA ngy kh nng tớch hp ca nú ó vt qua gii hn 10 triu cng ( H Xilinx Virtex- II v Virtex- FPGA hin ang gi k lc) Vi s gii thiu ca h sn phm Spartan FPGA hin nay, Xilinx cú th canh tranh v ma trn cng mi khớa canh nh giỏ c, s lng cng, s lng vo cng nh hiu qu v giỏ thnh Gi s ly Spartan - HE FPGA vi s lng 300.000 cng lm chun ca giỏ thnh, nú cú th cho phộp thay th cỏc sn phm ng dng theo chun chuyờn dng Cú hai loi FPGA c bn : Loi SRAM ( Static Random Access Memory ) cú th lp trỡnh li nhiu ln v loi OTP ( One - Time Programmable ) lp trỡnh mt ln Difrt núi tin Cỏc cng Hỡnh 2.4 Cu trỳc ca FPGA Ha loi ny khỏc ch thc hin ca cỏc logic cell v k thut to s kt ni gia chung thit b Loi hay c dựng hn c l loi SRAM, vỡ n c th lp trỡnh c nhiu ln Thc t thỡ SRAM FPGA c np cu hỡnh li mi kh bt ngun, bd vỡ FPGA loi ny thc cht l mt chip nh theo ý mun Cú mt cõu hi t l " Ti li cn mt chip PROM ni tip hoc b nh h thụhg? " cựng vúi mi SRAM FPGA Xem cu truc ca hai loi vi hỡnh v di õy: Lo ak Up Table (LUT} Flip - FIop S R A M Logic Cell Hỡnh 2.5 Cu truc SRAM FPGA ( SRAM Logic Cell) - Loi SRAM c th lp trỡnh li : + SRAM xỏc nh cỏc ng kt ni + SRAM xỏc nh n v logic bng LUT ( Look up Table ) (Mi mt LUT l mt b to chc nng hay b to hm vi N u vo v mt u ra, c th thc hin bt c chc nng logic no vi N u vo ca nú N thng nm gia v 6, thụng thng cỏc LUT c u vo ) Cc ctg, Fớip-Ftop OTP Logic Cel Hỡnh 2.6 Cu trỳc ca OTP FPGA (OTP Logic Cell) - Loi OTP cho phộp lp trỡnh mt ln : + Cỏc ng ni khụng c phộp ni nh dng cu chỡ ( Ni c nh) + Logic l cỏc cng truyn thng Trong SRAM Logic Cell, thay vỡ cỏc cng thụng thng, mt LUT ( b to hm ) s xỏc nh cỏc u da vo giỏ tr cu cỏc u vo Nh hỡnh 2.5 ta thy sỏu t hp khỏc ca bn bớt vo xỏc nh cỏc giỏ tr ca u ra, cỏc bit ny cng c dựng thc thi cỏc kt ni Trong OTP FPGAs s dng kt ni gia cỏc ng theo dng ni ngc ( Cú ngha ngc vi cu trỡ, s kt ni c to v khụng b núng chy sut thi gian np chng trỡnh), nhm to cỏc kt ni c nh chip Hn na, OTP FPGA khụng cn SPROM no khỏc, iu ú cú ngha l np cu hỡnh vo thng FPGA Tuy nhiờn mi ln thay i mt thit k bn phi vt b i mt chip Loi OTP Logic Cell cú cu trỳc tng t nh h PLD (Programmable Logic Device), bao gm cỏc cng v flip - flop chuyờn dng nh Flip-Flop loi D , T , hay RS 2.1.2 Giúi thiu cỏc h thit b ca Xilinx Xilinx chia sn phm ca mỡnh rt nhiu h nhng ti liu s trung chớnh vo vic gii thiu hai loi FPGA v CPLD c bn, xem hỡnh v (Hỡnh2.7) ú l lai thit b CoolRunner XPLA3 CPLD, v Spartan FPGA Song ch hng ca lun chỳng ta ch i vo mt h ca Xilinx l Spartan-3, cũn h CoolRunner chỳng ta khụng xột n VớilớxEEPro te 16 ti-ợinsoeivei-s Hilo! PcrUfirPCs 3V 230k tằ mil mils s Vợt eil! Bọtet VùrfcssIL i fV, 4v Oửử fco F*ớtuir{? Rich a 111,1 III Lt a VntciM ẻầ.lttf V-LTfỹtEI L SV 3*UIĩU It > I_.it Ilias sysrtr IM High Density ViltK, 2.5V, ớiỡ.rtOO tf> Ill'll IIUKT èVHIII iỗnisô A sptau i ; V ýCLtHl le ? mil òpflitauLIL -LEV JS-'.I.HIIJ le ềI-HI ầ ỗ VflBB ỹpiutna XL 2,3 V 5.ĩIKJ to 4LĩDU mas: system ant.' Sparnui 3Y '.00 to ja.ỷOO iiiilT system Clues < max syst* ut I h M'-> ! "ffartmll, V 15.1 " I ^ to 'K' iiiai -, Ă-T, t ft-IIk -.lili- 5JV1RTAN3 a mnớ '-reiôi E.iti1: ILOMV Cost Replace ment sv, 32 to- i macroccIL Ccniffrawter-J/ Low Power -High SjfFed L < 12 m.crocc]Is Ultra Low p&we|XC93HệXV 3Y 36 ICI 2SS isi.hiul.il -4 w I X CRJOOOXL V to XC??00XL J.JV, JệIO 28ằ mncroteUa Low Cosớ CớStỡtỡ,, 5V, Is:1 8ĩ iiuH.ini.il tr / IK SK I MK 5CK LtiMK :00K iỹflK 40OK 5DK ,niB| |llmi| Density ôSystem Gales) ,nnl Iml Hỡnh 2.7 S lc cỏc h thit b ca Xilinx H Platform FFGAs : Hỡnh 2.7 cho ta thy c tng quan cỏc h sn phm chớnh cu Xilinx õy xn ch gii thiu tng quan v a cỏc a ch cn tra cu v ch tit k thut ca chỳng trờn trang Web ca hóng Xlinx H Virtex FPGAs : Sn phm Virtex-n l hin thõn u tiờn ca Platform FPGA Nú ó to mt im du mi s thc th, cng thờm hng lot cỏc tớnh nõng mi ca thit b m t trc cha c õy l thũd k m Xilnx m rng tm chin lc ca mỡnh bng vic kt hp vi cỏc hóng IBM, Wind River, Conexant, RocketChips, The MathWorks, v cỏc nh ng u cụng ngh khỏc trn th gii Platform FPGA a cỏc c tớnh sau : - Cỏc giao tip vo h thng lm gim nh bt cỏc tiờu chun khụng cn thit khỏc - XtremeDSPda trờn FPGA, gii phỏp cho s thc hin DSP cha tựng cú (Nhanh gp 100 ln b x lý DSP hng u) - Empower K thut x lý dnh cho x lý h thng cho phộp thc hin hin cu hỡnh cao v mm Vi di mt t 40.000 n 10 triu cng h thng , Virtex-II a b nh h thng c m rng v b DSP flash thụng qua kt cu nhỳng IP (Lừi s hu trớ tu) H Xilinx Virtex l h u tiờn ca FPGA m nú a mt hiu cng h thng v c gii thiu vo nm 1998 Dũng sn phm Virtex v c bn ó c nh ngha li tt c cỏc n v logic lp trỡnh bi vic m rng cỏc kh nng ca FPGA truyn thng cú c tớnh manh hn, nú c dựng cho cỏc thit k h thng thc thi cao Cỏc thit b mi nht c a vi h sn phm Virtex-E v c cụng b nm 1999 vi hn ba hiu cng h thng Virtex-EM gii thiu nm 2000 v l h FPGA u tiờn c sn xut vi qui trỡnh m ng ó c ci tin v thờm vo b nh hong chip dựng ng cỏc ng dng chuyn mch mng H Spartan FPGAs : H Spartan FPGA l ý tng dựng cho cỏc ng dng vi s lng ln, giỏ thnh thp, chỳng c a vo cỏc thit b ớch nhm thay th cỏc chip logic c nh v cỏc sn phm chuyờn dng, chng hn nh cỏc chip giao tip bus Nm thnh viờn ca h ny l Spartan-3(1.2v), Spartan-IIE( 1.8 v), Spartan-II (2.5 v) v SpartanXL(3.3v), Spartan(5v) õy xin gii thiu h sn phm Spartan3 Spartan-3 FPGAs (1.2v, 90nm) : Vi h ny, nú khụng ch cú giỏ thnh thp m cũn oc tớch hp vi mt s tớnh cht mi v cu trỳc, cỏc tớnh cht ny c kt hp vi cỏc n v logic cho phộp lp trỡnh S kt hp gia giỏ thnh thp vi cỏc tớnh cht mi ó to s thay th cỏc chip ASIC v cỏc thit b chuyờn dựng khỏc Vớ d mt chip Spartan-3 FPGA h thng a phng tin truyn thụng xe hi cú th hp c rt nhiu chc nng ca h thng, bao gm cỏc lừi IP nhỳng, giao tip h thng khỏch hng, DSP v cỏc n v logic khỏc Nú bao gm cỏc thnh phn chớnh sau: +/ Cỏc SRL16 ( thanhghi dch 16 bit) : * Mi Logic inh cu hỡnh c (CLB LUT- Configurable Logic Block Lookup Table) lm vic nh mt ghi dch nhanh 16 bit (Mi CLB cú cha hoc LUT v hoc Flip Flop ) * Ni tng cỏc LUT ( B to chc nng ) to nờn ghi dch di hn * S dng cỏc ghi ng ng cho cỏc b m dnh cho Video v cỏc kt ni khụng dõy +/ B nh RAM chn cú th c cp ti 520Kb * Mi LUT lm vic nh b RAM/ROM on cng hoc lng cng * Ni tng cỏc LUT to b nh ln hon * Cỏc ng dng cú th thay i kớch thc b nh mt cỏch mm do, FIFO, v cỏc b m +/ Khi RAM nhỳng ti 1.87Mb * Nhỳng ti 104 RAM ng b bng vic ni tng cỏc RAM 18Kb * Mi RAM 18Kb coi nh mt RAM on cng hoc lng cng * Cung cp cỏc bi s ca t s toug quan, chuyn i rng d liu, tớnh chn l * Cung cp cho cỏc ng dng gm: b m d liu, FIFO, v cỏc b m khỏc +/ Giao tip b nh * Cho phộp giao tip in vi cỏc chun nh HSTL, SSTL, cho phộp thc hin kt ni vi b nh thụng thng +/ Cỏc b nhõn * Cho phộp cỏc phộp tớnh toỏn hc v s hc on gin cng nh cỏc chc nng nõng cao ca DSP * Cung cp 104 b nhõn 18x18 vi cỏc phộp nhõnl8 bit du hoc 17 bit khụng du, cho phộp ni tng tng rng s bit * Cỏc b nhõn h s hng : B nh on - Chip v cỏc Logic Cell lm vic cht ch vi xõy dng cỏc b nhõn vi cỏc toỏn hng l hng s * B nhõn Logic cell : Thc hin thut toỏn thụng thng chng hn nh Baugh Wooly, Booth, cõy Wallance * Cỏc b DCM (Digital Clock Manager - B qun lý ng h s) thc hin vic qun lý ng h s phc m khụng b nh hng ca cỏc tỏc nhõn kớch thớch mang tớnh h thng nh, nhit , s bin thiờn in ỏp, v cỏc khỏc m vớ d in hỡnh l thng xy vi cỏc b PLL (Phase Lock Loop - cỏc vũng khoỏ pha) c tớch hp FPGA * B to tn s mm t 25 MHz n 325 MHz * iu khin dch pha cỏc gúc 1/4, *To cỏc chu k chớnh xỏc 50/50 * Bự nhit, +/ K thuõt tr khỏng iu khin c XCTTE ólnx Controlled Impedance Technology) *Cỏc u cui o cn bo ton tớnh nguyờn dng cu tớn hiu, vi hng trm u /O v vi cỏc k thut úng gúi ci tin, cỏc in tr u cui m rng khụng cũn b bin i * Cỏc u cui I/O b loi tr s thay i theo quỏ trỡnh nh nhit , dao ng ca in ỏp Bng 2.1 Tng quan h Spartan -3 FPGA xc xc xc xc xc xc xc xc Device 3S5 3S40 3S10 3S1ẩ 3S2 354(1 3S6 System Oates 50K 2Q 4QQ 100 15DD 2D00 4O0 500 K 8,06 K 17,28 K K K QK 74,66 K Ltxjic Cells 1,72 4,32 29,95 46,08 62,20 18x18 Multipliers 12 16 24 32 40 96 104 Block RAM Bits 72K 216 283 432K 576K 720 1,728 1,872 Disirlbirted 12K 30 56 12 2S 320 432K 520K DCMs 4 4 4 I/O Standards 23 23 23 23 23 23 23 23 Max Differential 56 76 116 175 221 270 312 344 Max Single 124 17 264 391 487 565 712 784 Ended I/O User User User User User User Use User Package r I/O I/O i/o I/O I/O I/O I/O VQ10 S3 63 TQ144 97 97 97 PQ28 124 14 141 FT256 - 17 173 173 FG456 264 333 333 FG676 391 487 489 FG90D 565 B33 633 FG11S6 712 784 $2W - - - - - - - - - - - - - - - - - Cỏc c tớnh v cụng dng ca chỳng c nờu bng 2.1.2 di õy: Bng 2.2 Cỏc c tớnh chớnh ca Spartan-3 Cỏc c tớnh ca Spartan -3 Cụng dng Kt cu v nh tuyn FPGA lờn - Cho phộp thc hin cỏc chc ti 5.000.000 cng h thng nng mc h thng, kt ni on - chip cao, ua vo cỏc cu hỡnh h thng cao Khi RAM - cú cỏc Block 18K - Cho phộp thc hin cỏc b m ln, cỏc FIFO, cỏc b m kt ni Ch ghi dch ( SRL 16 ) - ý tng ghi dch 16 bit dnh cho cỏc ng dng tc cao, hoc d liu cú dng thụ uc lu tr DSP v cỏc ng dng mó hoỏ, x lý ng ng nhanh Cỏc nhõn 18x18 - Dựng cho vic x lý DSP tc cao; S s dng cỏc b nhõn kt hp vi kt cu khung d liu cho phộp thc hin DSP song song siờu nhanh Tớn hiu u cui (lờn ti 622 - Cho phộp kt ni cỏc chip ang Mbps) inh dng theo cỏc chun dựng vi cỏc chip, b nh khỏc, v LVTTL, LVCMOS, GTL, GTL+, t cỏc chip ang dựng ti cỏc chun PCI, HSTL-I, II, III, SSTL-1, II tớn hiu mch phn hi, loi bt s cn nhiu cỏc IC chuyn i B qun lý ng h s (DCM) - Loi tr s gi chm ng h mc board v on-chip, nhõn chia tc thỡ, cú th gim c tc ng h phự hp mc board, gim s b ng h trờn bo mch Cú th iu chnh pha ng h m bo chớnh xỏc cao yyy = Density / System Gates I V t = Termperature Grade / = commercial I= industrial c Cú cỏc ti nguyờn c nh - S phõn phi cỏc clock v cỏc tớn hiu tuyn ton cc khỏc cựng vi cỏc h s phõn chia u cao trờn ton thit b Grid ihớch ký hiu h Spartan FPCrA YYYYY * PacKago/Pln Count PC = PLCC QFP xcs cs = CSP PQ - PQFP HQ - HQFP TQ = 1.4mm QFP BG = BQA VQ = -Omm = Spartan XC2S * Spartan II (S m/ - o ằum ô 18um) XCyyyk- YYYYYt / k = Architecture / Process Tech None = 5V XL = 3.3V 2.1.3 Cu trỳc FPGA ca hóng Xilinx Cu trỳc ca Spartan-IIE ( 1.8V) FPGA_H Spartan-IIE (Lừi 1.8V) ca FPGA a cỏc k thut FPGA phỏt trin nht ngy nay, bao gm cho phộp lp trỡnh vi nhiu chun vo nh LVDS, LVPECL, HSTL, cỏc RAM on-chip, cỏc vũng khoỏ gi chm cho phộp qun lý clock mc board v mc chip Hon na h Spartan-IIE cú mt ý ngha giỏ tr khỏc ú l nú loi b s cn thit cỏc sn phm tiờu chun chuyờn dng ( ASSP ) vi cỏc ng dng n gin, chng hn nh vũng khoỏ pha, FIFO, cỏc b chuyn i vo ra, iu khin Bus h thng, cỏc thnh phn ny ó khụng th thiu hon thin mt thit k m nú ó c dựng trc õy - H Spartan-IIE l ũn by c bn cho cỏc tớnh nng v cu trỳc ca Virtex-E a nhng tớnh nng ni tri hn Cu trỳc CLB (Configurable Logic Block Khi logic cho phộp nh cu hỡnh) cú cha RAM c phõn phi thc hin cỏc chc nng logic c bn - Bn DLL ( Delay Locked Loop ) vũng khoỏ gi chm c s dng cho b qun lý ng h v cú th thc hin clock i xng lch v cỏc phộp nhõn clock, chia clock Clock i xng lch cú th c thc hin bờn ngoi (Mc board) hoc bờn (Mc c bn) chip - Cỏc Block RAM gm 4Kb cho mi cú th c xp xp rng t n 16 bit - c tớnh Select I/O cho phộp giao tip vi nhiu chun khỏc thc thi cỏc vựng kt ni vi cỏc chip cú chun IO khỏc nhau, kt ni chip vi b nh, Delay Lucked Loup (DLL) Block (CLB) Configurable Logic kt ni chip vi cỏc giao tip n Hỡnh 2.8 Cu trỳc ca spartan - BE - H Spartan~nE FPGA c thc thi vi cu trỳc CLB cho phộp lp trỡnh linh hot, thụng dng, m cỏc CLB ny c bao bd mt vũng cỏc /O lp trỡnh c, cỏc ng ni c kt ni bd cỏc ngun ti nguyờn nh tuyn a nng Cu trỳc ny cng a cỏc chc nng c nõng cao chng hn nh RAM v cỏc iu khin clock JLpartan NK -HE Hinh 2.9tein Sa dể khtfi cua M) lo1 1 U IL L Ru n k NR CK TCE ÊC t IFF ULLAJU sn ĩTXUU mi m o SA 9Ci L -*-& O OFF IN NA A I IN iC IZNCI JTANKL J CU un J T >U 1U U 1!= BQ S 1ID IN CDD * FR * * * 4* r N N IIA AO IPQ HJ LIJIIKL I IRằ SO RIN ILJ b* IJDL0 nena LC I Ttr un LO RMI IQ I CE CK IFF te Hinh 2,10 Khtfi Input/Output Spartan -IIE (I/OB) 1/0 Block offtif* nacrr J ei nucớ - Cỏc dỏc tớnh I/OB cua cỏc dỏu vỏo va dỏu dtfofc hú tro? túd 19 cỏc chuỏn tớn hiộu khỏc nhau, bao gúm LVDS, BLVDS, LVPECL, LVCMOS, HSTL, SSTL va GTL - Cỏc u vo tc cao ny cú kh nng h tr vi tt c cỏc b nh hin i v giao tip bus khỏc Chỳng gm ba ghi chc nng hoc l cỏc flip - flop loi D c kớch hot bng sn hoc l cỏc b cht nhy mc (Hỡnh 2.10) - Mi mt IOB cú mt ng CLK c a ti ba ghi theo mt ng dựng chung v cỏc ng CE cho mi ghi hon ton c lp xem Hỡnh 2.10 Ngoi cỏc ng CLK, CE, mi ghi u c chung mt ng SET/RESET Vi mi ghi bn cú th t tớn hiu Set/Reset ny nh tớn hiu Set ng b, Reset ng b, Preset khụng ng b hoc mt tớn hiu xoỏ (Clear) khụng ng b - Trong mt s cỏc chun I/O yờu cu in ỏp Vcco hoc Vref, cỏc in ỏp ny chỳng c ni ti cỏc chõn ca thit b thit k, cỏc chõn ny chng to thnh tng nhúm ca cỏc vo v chỳng c gi l Bank - Chớnh vỡ vy, s hn ch v cỏc chun vo ca mt thit b s cỏc Bank quyt nh Tỏm Bank vo c tỏch theo mi cnh ca FPGA v c chia thnh Bank chớnh (Xem hỡnh 2.11) Mi Bank c nhiu chõn iờn ỏp Vcco v tt c chỳng u c ni ti cựng mt ng in ỏp in ỏp ny c xỏc nh bed cỏc chun u ngi dựng JC Bank Q Bank GCLK3 GCLK2 N J C Spa rtenll Device C I GGLK1 GCLKO Bank S E Bank Hỡnh 2.11 Cỏc Bank chun vo I/O ca spartan -IIE - Mt s chun u vo mong mun mt in ỏp ngng no m n c cung cp bed ngcd dựng chng hn nh Vref Trng hp ny, cỏc chõn I/O ngũd dựng c xp t t ng nh cỏc u vo cho in ỏp ly mu Vref Khong mt cỏc chõn vo ca cỏc Bank úng vai trũ ny Cỏc chõn Vref mt [...]... dung bụ dờm thuõn nguỗrc duỗrc mụ tọ trong sa dụ khụi chỹc nọng Hinh 1.17: Sa dụ khụi cỹa ADC Data BITS Clock Start Nguyờn lý lm vic ca khiADC: + khi in = Vn >Vp thi u ra ca OA cú mc 0 dn n counter s m lờn in th vp s tng dn theo hnh bc thang, tc tng ca nú ph thuc vo tn s xung Clock Do tn s xung Clock rt lỏn hon tn s tớn hiu ca in nờn vp s tng rt nhanh v ui kp Vn + Khi Vp > Vn=in thỡ u ra ca OA cú mc... chỳng 1.3.1 Tng quan v b lc s: B lc s c chia lm hai loi c bn l b lc IIR (Ininite-Duration Impulse Response) cú ỏp xung h(n) vụ hn v b lc FIR (Finite-Duration Impulse Response) cú ỏp ng xung hu hn.B lc IIR mang tớnh tng quỏt hn b lc FIR vỡ IIR l b lc quy cũn b lc FIR l b lc khụng quy thy rừ hn ta xột h x lý s tuyn tớnh bt bin nhõn qu (TTBBNQ) c mụ t bng phng trỡnh sai phõn tuyn tớnh h s hng bc N... T() k=0 (1.18) Lỳc ny h l tuyn tớnh bt bin nhõn qu khụng quy FIR (khụng cũn thnh phn phn hi) Nú cú hai dng cu trỳc nh cỏc hỡnh sau : H x lý s TTBBNQ cú quan h vo trờn l h cú s phn t hu hn v khụng quy, nờn s cu trỳc ca h khụng cú phn hi v cú th thc hin c nh trờn hỡnh 1.23 a Dng chun tc b Dng chuyn v Hỡnh 1.23 : S cu trỳc ca h x lý s FIR khụng quy Khi i y trớ cỏc phn t tr, nhn c s cu trỳc dng... y trớ cỏc phn t tr, nhn c s cu trỳc dng chuyn y trờn hỡnh 1.23b y(n) TTBBNQ khụng quy s dng b nh Nh vy b lc FIR ch l mt dng c bit ca b lc IIR nhng nú cú u im l n gin v mt toỏn hc v tớnh n nh ca nú cao hn b lc IIR.B lc IIR cú cu trỳc thng gn nh hn v h s phm cht ca nú thng cao hn so vi b lc FIR 1.3.2 Cụng c toỏn hc thit k b lc s Trong nhiu trng hp, vic gii cỏc bi toỏn phõn tớch h x lý s trong min thi... trng thỏi 0 hoc llm cho counter luụn thay i hng m do ú Vp luụn bỏm sỏt in ỏp tớn hiu u vo ( Uin) +Tớn hiu s ti u ra ca counter s c a ra Data Bus kh gp xung cht d liu Xung cht d liu l xung cp ly t xung Clock thụng qua b chia tn Xung cp chinh l tn s ly mu luụn phi tho món : f(Cp) > 2fỡnax tinhieu 1.2.2.2 S nguyờn lý b chuyn i ADC theo phng phỏp xp x liờn tc: Hỡnh 1.18: S nguyờn lý ADC S ny ch mang tớnh... jF~ Frequency 9 7 Pattern Trigger E E R1 C E: A d ỹ IMHH HiH Data ready ff ' đđđđđđđđ