Báo cáo toàn văn Kỷ yếu hội nghị khoa học lần IX Trường Đại học Khoa học Tự nhiên, ĐHQG-HCM II-O-1.14 THIẾT KẾ VÀ MÔ PHỎNG LỚP VẬT LÝ CỦA PCI EXPRESS 2.0 Nguyễn Thị Lệ Linh1, Nguyễn Chí Nhân1, Bùi An Đông2, Nguyễn Văn Hiếu1 Khoa Vật lý-Vật lý Kỹ thuật, Trường Đại học Khoa học Tự Nhiên, ĐHQG-HCM Khoa Điện tử Viễn thông, Trường Đại học Khoa học Tự Nhiên, ĐHQG-HCM TÓM TẮT Bài báo trình bày chi tiết việc phân tích, thiết kế mô lớp vật lý chuẩn giao tiếp PCI Express Lớp vật lý tách biệt với lớp giao dịch lớp liên kết liệu sử dụng cho việc trao đổi liệu liên kết PCI Lớp vật lý chia thành hai khối phụ gồm khối lôgic khối điện Lớp vật lý thiết kế mức hệ thống với phương pháp thiết kế từ xuống viết mã Verilog HDL để thực lớp vật lý Các mô-đun thiết kế lớp vật lý kiểm tra tính đắn dựa mô chức Kết mô cho thấy lớp vật lý thiết kế đáp ứng chức lớp vật lý giao thức PCI Express ™ 2.0 Từ khoá: PCI Express; Physical Layer; Physical Layer Packet (PLP) TỔNG QUAN PCI Express chuẩn giao tiếp tốc độ cao thiết kế nhằm thay chuẩn cũ trước PCI, PCI-X PCIe kết nối với nhiều thiết bị ngoại vi ứng dụng nhiều lĩnh vực điện thoại di động, hệ thống nhúng, tảng máy tính truyền thông PCIe bus truyền tốc độ cao, kết nối điểm – điểm, truyền nhận đồng thời theo hướng PCI express hệ thống kiến trúc lớp bao gồm: lớp truyền nhận (Transaction Layrer), lớp liên kết liệu (data link layer) lớp vật lý (Physical layer) lớp chia thành hai phần phần truyền (Tx) thực trình truyền liệu qua lớp để xử lý sau liệu đưa qua link tới thiết bị nhận Phần nhận (Rx)nhận liệu từ link vào xử lý liệu đưa qua lớp PCI express sử dụng giao thức truyền nhận dạng gói để dảm bảo tính toàn vẹn liệu Chuẩn giao tiếp cung cấp ba loại gói TLPs tạo từ lớp Transaction Layer, DLLPs từ lớp Data link layer PLPs – Physical layer Các gói liệu truyền qua lớp khác, chúng mở rộng cách thêm vào thông tin cần thiết để kiểm tra lỗi, biết điểm bắt đầu-kết thúc gói, THIẾT KẾ CẤU TRÚC LỚP VẬT LÝ Lớp vật lý lớp cuối cấu trúc PCIe Mô hình tổng quan lớp vật lý thể Hình Một mặt lớp vật lý giao tiếp với lớp liên kết liệu, mặt lại kết nối với link Lớp vật lý xử lý gói liệu chuyển đến từ lớp liên kết liệu trước truyền chúng qua link xử lý gói liệu nhận từ link sau đưa liệu ngược lại lớp liên kết liệu Hình Mô hình tổng quan lớp vật lý Hai khối chức cấu thành nên lớp vật lý là: khối logical electrical Hai khối lớp vật lý chia thành phần truyền (Tx) phần nhận (Rx) ISBN: 978-604-82-1375-6 47 Báo cáo toàn văn Kỷ yếu hội nghị khoa học lần IX Trường Đại học Khoa học Tự nhiên, ĐHQG-HCM Hình Khối logical khối electrical lớp vật lý a) Phần truyền (Tx) Phần truyền có nhiệm vụ thực trình nhận xử lý gói liệu TLPs DLLPs từ lớp liên kết liệu sau đưa liệu chân PIPE PHY Hình thể sơ đồ khối chi tiết bên phần truyền khối logical Các phần tử cấu thành nên phần truyền bao gồm: Hình Chi tiết phần truyền khối logic sơ đồ khối phần truyền khối logic thiết kế Khối TX_CONTROL: điều khiển trình đọc ghi liệu vào đệm Khối START/END: khối cung cấp byte dư liệu STP, SDP,END,EDB byte điểm bắt đầu kết thúc liệu Khối TX_BUFFER: đệm đửa chứa gói liệu gửi tới từ lớp liên kết liệu Bộ đệm thiết kế FIFO (First In First Out) Khối ORDERED_SET: khối cung cấp gói liệu TS1/TS2, FTS, IDLE, SKP phục vụ cho trình Link-training Khối MUX-GATE: khối thực chọn lựa gói liệu gói TLPs,DLLPs từ lớp liên kết liệu gói liệu Ordered-set Khối SCRAMBLER: xáo trộn liệu xây dựng theo thuật toán pseudo-randomly Luồng bit liệu chuyển qua khối Electrical, khối chuyển bit liệu lên link ISBN: 978-604-82-1375-6 48 Báo cáo toàn văn Kỷ yếu hội nghị khoa học lần IX Trường Đại học Khoa học Tự nhiên, ĐHQG-HCM b) Phần nhận (Rx) Nhận liệu gửi tới từ PHY sau xử lý trả gói liệu lớp Liên kết Dữ liệu Hình thể chi tiết bên phần nhận khối Logical, phần tử cấu thành nên phần nhận bao gồm: Hình Chi tiết phần nhận khối logic sơ đồ khối phần nhận thiết kế Khối FILTER-CHECK: loại bỏ byte liệu điều khiển liệu STP,SDP,END,EDB trước đưa vào đệm Các gói liệu Ordered-set loại bỏ để lại phần liệu TLPs DLLPs kiểm tra lỗi sai Khối DE-SCRAMBLER: xáo trộn liệu theo thuật toán Pseudo-randomly Khối RX-BUFFER: đệm dùng để chứa gói liệu mà sau liệu đưa trở lớp liên kết liệu Khối RECEIVE-CONTROL: điều khiển trình đọc ghi liệu vào đệm Sơ đồ chân Hình Sơ đồ chân khối logical Khối logic lớp vật lý giao tiếp với lớp liên kết liệu, phần lại giao tiếp với chip PHY theo chuẩn giao tiếp PIPE ISBN: 978-604-82-1375-6 49 Báo cáo toàn văn Kỷ yếu hội nghị khoa học lần IX Trường Đại học Khoa học Tự nhiên, ĐHQG-HCM Bảng Chi tiết sơ đồ chân tín hiệu khối logical Chân tín hiệu pclk_250 reset sof I/O Input Input Input Độ rộng (bit) 1 eof Input data_in Input tx_valid tx_packs_type Input Input 1 tx_data output tx_datak output rxsof output rxeof output data_out output rx_valid output rx_packs_type output rx_data input rx_datak input Mô tả Xung nhịp hệ thống, tần số 250MHz Tín hiệu thiết lập lại hệ thống Xác định điểm bắt đầu gói liệu truyền vào Tính hiệu tích cực mức cao Xác định điểm kết thúc gói liệu truyền vào Tính hiệu tích cực mức cao Các gói liệu TLPs DLLPs từ Lớp Liên kết Dữ liệu gửi tới Tín hiệu báo có liệu truyền vào Chỉ loại liệu truyền vào tx_packs_type = 1: gói TLP tx_packs_type = 0: gói DLLP Gói liệu Đây chân liệu PIPE PHY Chỉ ký tự điều khiển STP, SDP, END loại ordered-sets, Tín hiệu tích cực mức cao Đây chân tín hiệu PIPE PHY Xác định điểm bắt đầu gói liệu khỏi lớp Vật lý Xác định điểm kết thúc gói liệu khỏi Lớp Vật lý Tính hiệu tích cực mức cao Các gói liệu TLPs D Ps khỏi Lớp Vật lý Tín hiệu báo có liệu truyền vào Tín hiệu tích cực mức cao Chỉ loại liệu rx_packs_type = 1: gói TLP rx_packs_type = 0: gói DLLP ói liệu nhận vào từ thiết bị PCIe Đây chân liệu PIPE PHY Chỉ ký tự điều khiển STP, SDP, END loại ordered-sets, Tín hiệu tích cực mức cao Đây chân tín hiệu PIPE PHY Khối electrical Khối electrical gồm bên truyền, bên nhận, link Bên truyền thiết kết nối xoay chiều AC tới Bên nhận thiết bị đối diện bên link thể Hình Hai tụ kết nối có dung kháng 75-200 nF để tạo điện chiều Mức điện chiều DC bên truyền mức điện chung thiết lập trình Link training khởi tạo Hình Khối electrical ISBN: 978-604-82-1375-6 50 Báo cáo toàn văn Kỷ yếu hội nghị khoa học lần IX Trường Đại học Khoa học Tự nhiên, ĐHQG-HCM KẾT QUẢ MÔ PHỎNG Các module khối vật lý viết ngôn ngữ mô tả phần cứng Verilog, sử dụng phần mềm Quatus II viết code miêu tả chức khối Dùng phần mềm ModelSim để kiểm tra kết Kết kiểm tra thiết kế trình bày sau: Hình Mô tả liệu truyền vào lớp vật lý từ lớp liên kết liệu Hình Trình bày trình nhận liệu, xử lý liệu tháo gỡ ký tự điều khiển để lại liệu Dữ liệu ghi vào đệm đưa lên lớp liên kết liệu Hình Phần nhận liệu KẾT LUẬN Trong báo này, mô tả cấu trúc lớp vật lý, viết code verilog cho khối thiết kế kiểm tra hoạt động thiết kế viết code testbench Kết mô cho thấy rằng, thiết kế mô chức khối phù hợp với chức lớp vật lý theo chuẩn giao tiếp PCI express 2.0 ISBN: 978-604-82-1375-6 51 Báo cáo toàn văn Kỷ yếu hội nghị khoa học lần IX Trường Đại học Khoa học Tự nhiên, ĐHQG-HCM DESIGN AND SIMULATION OF PCI EXPRESS PHYSICAL LAYER Nguyen Thi Le Linh1, Nguyen Chi Nhan1, Bui An Dong2, Nguyen Van Hieu1 Faculty of Physics-Engineering Physics, University of Science, VNU-HCMC Faculty of Electronics and Telecommunications, University of Science, VNU-HCMC ABSTRACT This paper presents a detailed analysis, design and simulation of PCI Express Physical Layer The Physical Layer isolates the Transaction and Data Link Layers from the signaling technology used for Link data interchange The Physical Layer is divided into the logical and electrical subblocks The paper designed Physical Layer in the system level with top-down design method and wrote the Verilog HDL codes to implement Physical Layer Wrote testbench to verify the correctness of the design module for function simulation The simulation results show that the designed Physical Layer meets the required of the function of PCI Express™ Physical layer Base Specification Revision 2.0 Key words: PCI Express; Physical Layer; Physical Layer Packet (PLP) TÀI LIỆU THAM KHẢO [1] PCI-SIG, PCI Express 2.0 Base Specification Revision 0.9, 2006, tr.632 [2] Wang Lihua, Design and Simulation of PCI express Transaction Layer, 2009 [3] Intel Corporation, PHY Interface for the PCI Express Architecture, 2007 [4] https://www.pcisig.com/specifications/pciexpress ISBN: 978-604-82-1375-6 52