báo cáo thực tập kỹ thuật rtl register transfer level và sta static timing analysis

2.1 Gi i thi u v RTL ớệềTrong thiết kế mạch kỹ thuật số, Register Transfer Level RTL là một cách trừu tượng hóa thiết kế mô hình hóa một mạch kỹ thuật số đồng bộ về mặt dòng chảy của các

ĐẠ I H C BÁCH KHOA HÀ N I Ọ Ộ

TRƯỜNG ĐIỆN – ĐIỆN T Ử

KHOA ĐIỆN TỬ

*****  *****

BÁO CÁO TH ỰC TẬP KỸ THUẬ T

RTL (Register Transfer Level) và

STA (Static Timing Analysis)

Sinh viên thực hiên : Nguyễn Đức Lượng- 20203733

Hà N 01 /2024 ội,

I/ Gi i thi u ớ ệ

L i c ờ ảm ơn

Xin trân thành cảm ơn Trường Điện – Điện tử, Đại học Bách Khoa Hà N i, và công ty ộ CoAsia SEMI Việt Nam đã tạo điều ki n em có th h c h i và có thêm nhi u ki n th c t ệ ể ọ ỏ ề ế ứ ừ môi trường thực tế Đồng thời, em cũng xin trân thành cảm ơn tới các anh phụ trách qu n lý ả

đã tận tình chỉ b o, nhiả ệt tình gi ng dạy đưa lại cho em nh ng kiả ữ ến th c phù h p v i b n ứ ợ ớ ả thân

B n thân em ả tham gia khóa đào tạo RTL và STA t CoAsia SEMI Viại ệt Nam Em được h c RTL và STA, từ vi c tiọ ệ ếp thu những kiến th c mứ ới này đã giúp em xây dựng một

hi u bi t sâu r ng vể ế ộ ề quy trình thi t k logic số và đảế ế m bảo chất lượng và hi u su t c a mệ ấ ủ ạch thiết kế Cả hai khái niệm đều quan trọng để xây d ng s n phự ả ẩm điện tử đáp ứng đúng yêu cầu và hoạt động đáng tin cậy T ại đây, các anh hướng dẫn đều là những người đã có nhiều năm kinh nghiệm làm việc thực tế Các anh đã đưa ra những giải thích d hi u, g i ý nh ng ễ ể ợ ữ cách tư duy để d dàng quễ ản lý Từ đó em có thể ểu hơn về hi bản chất của RTL và STA l y ấ

đó làm nền tảng để tiếp t c h c các kiụ ọ ến thức khác để phục vụ cho công việc sau này

MỤC L C Ụ CHƯƠNG 1 GIỚI THIỆU CH ỨC NĂNG, NHIỆM VỤ, CƠ CẤU TỔ CHỨC

CỦA ĐƠN VỊ TIẾP NHẬN

1.1 Giới thiệu chung

1.2 Giới thiệu về CoAsia SEMI Việt Nam

CHƯƠNG 2 NỘI DUNG THỰC TẬP

2.1 Gi i thi u v RTL ớ ệ ề

2.2 Gi i thi u v STA ớ ệ ề

2.3 RTL to GDS

2.4 DC Timing Constraint

2.5 Prime Time

CHƯƠNG 3 NHẬN XÉT

3.1 Ưu điểm và nhược điểm của RTL

3.2 Ưu điểm và nhược điểm của STA

CHƯƠNG 1 GIỚ I THIỆU CH ỨC NĂNG, NHIỆM VỤ, CƠ CẤ U TỔ CHỨC CỦA ĐƠN VỊ TIẾP NHẬN

1.1 Gi i thi u chung ớ ệ

CoAsia SEMI là công ty d ch v thiị ụ ết kế vi mạch tùy ch nh chuyên nghi p, cung c p ỉ ệ ấ các dịch vụ tùy ch nh chỉ ất lượng cao hoàn ch nh t thiỉ ừ ế ết k chip đến s n xu t hàng lo t, ả ấ ạ đóng gói, thử nghiệm, quản lý chu i cung ng, v.v và cam k t cung c p các d ch v ỗ ứ ế ấ ị ụ thiết kế quy trình tiên tiến theo đuổi chất lượng tuyệt vời và nhằm đáp ứng nhu cầu công ngh tiên tiệ ến của thị trường hiện nay Đây là DSP (đối tác gi i pháp thiả ết kế) của

đối tác thiết kế vi mạch c a Samsung Electronics Có tr s chính t i H ng Kông, ủ ụ ở ạ ồ CoAsia SEMI đã thành lập các trung tâm thiết kế tại Hsinchu, Hàn Qu c và Vi t Nam ố ệ

Là đối tác lâu dài của Samsung, CoAsia SEMI có kinh nghi m v quy trình 5nm tiên ệ ề tiến của Samsung, đội ngũ thiết kế giàu kinh nghiệm, quản lý chu i cung ng chỗ ứ ất lượng cao và được sử dụng trong 5G, AI, Ô tô, HPC và các lĩnh vực chuyên môn khác, đồng thời cam k t cung c p cho khách hàng nh ng dế ấ ữ ịch v và gi i pháp t t nh t ụ ả ố ấ CoAsia SEMI đề cao các giá trị cốt lõi là tính chính tr c, nhi tình, giá trự ệt ị đổi m i và ớ đặt khách hàng lên hàng đầu CoAsia SEMI không ch tích cỉ ực khám phá thị trường Trung Qu c mà còn có kố ế hoạch m r ng lãnh th trung tâm thi t k sang Hoa Kở ộ ổ ế ế ỳ, Nhật Bản, Ấn Độ, Việt Nam, Châu Âu, v.v trong tương lai, phấn đấu tạo ra mạng lưới thiết kế toàn cầu chuyên nghi p, tr thành công ty dệ ở ẫn đầu v thi t kề ế ế SOC hàng đầu thế gi i Chúng tôi coi tr ng mớ ọ ọi nhân viên Ngoài vi c cung c p mệ ấ ột môi trường làm việc tốt, chúng tôi còn cung cấp không gian để ọ h c t p và phát triậ ển Chúng tôi hoan nghênh những người bạn cùng chí hướng tham gia công vi c cệ ủa Qingya Taiwan Semiconductor Co., Ltd

1.2 Gi i thi u v CoAsia Semi Vi t Nam ớ ệ ề ệ

CoAsia SEMI Việt Nam đã chủ động áp d ng hàng loụ ạt chương trình đào tạo nhằm xây dựng đội ngũ kỹ sư bền vững đáp ứng nhu c u cầ ủa công ty trong tương lai Với 1 l trình ộ

rõ ràng và được cập nhật để hoàn thi n theo tệ ừng giai đoạn như sau

1, Điểm đầu tiên t o nên s khác biạ ự ệt về Đào tạo t i CSV chính là khóa CDF: là khóa ạ

học được thiết kế để giới thi u ki n th c t ng quan v quá trình thi t kệ ế ứ ổ ề ế ế chế ạ t o một SoC Nội dung chính s giẽ ới thi u công ngh , các thành phệ ệ ần cơ bản, standard cell, kiến trúc vi x ử

lý, các khối cơ bản và hai quy trình thi t kế ế cơ bản: tương tự và số Đây là khoảng th i gian ờ

để các bạn và công ty có cơ hội hi u nhau hể ơn, và show được hình nh c a công ty v i c ng ả ủ ớ ộ đồng

2, Sau khóa CDF, các bạn sẽ được đào tạo cơ bản với cơ sở ữ liệu d án th d ự ực tế chứ không chỉ là lý thuy t Nó sế ẽ đảm b o n n t ng kả ề ả ỹ thu t gi ng nhau cho t t c các kậ ố ấ ả ỹ sư Ngoài ra, để trang bị hoàn thi n cho kệ ỹ sư trước khi bắt đầu hành trình mới, công ty còn có thêm phần đào tạo kĩ năng mềm giúp các bạn tự tin khi tham gia phỏng vấn và đạ ết k t qu ả như mong đợi

- Và trước khi nh n trách nhi m vào d án, các kậ ệ ự ỹ sư sẽ có được tr i nghiả ệm như thật khi bước vào phần “on job training” Nó sẽ làm gi m khả ả năng mắc sai l m và nâng cao chầ ất lượng đầu ra của d án v lâu dài ự ề

CHƯƠNG 2 NỘI DUNG THỰC TẬP

2.1 Gi i thi u v RTL ớ ệ ề

Trong thiết kế mạch kỹ thuật số, Register Transfer Level (RTL) là một cách trừu -tượng hóa thiết kế mô hình hóa một mạch kỹ thuật số đồng bộ về mặt dòng chảy của các tín hiệu số (dữ liệu) giữa các thanh ghi phần cứng và các phép toán logic được thực hiện trên các tín hiệu đó

Dưới đây là những điểm chính về RTL:

Mức độ trừu tượng cao: RTL cung cấp một cách mô tả mạch kỹ thuật số ở mức độ cao, tập trung vào luồng dữ liệu và các phép toán logic, bỏ qua các chi tiết vật lý như cổng và dây kết nối Điều này giúp các nhà thiết kế dễ dàng nắm bắt và quản lý các mạch phức tạp Ngôn ngữ mô tả phần cứng (HDL): Các ngôn ngữ như Verilog và VHDL thường được

sử dụng để viết mã RTL Các ngôn ngữ này cho phép mô tả mạch một cách rõ ràng và có thể tổng hợp được, có nghĩa là chúng có thể được chuyển đổi tự động thành các biểu diễn cấp thấp hơn như sơ đồ cổng hoặc danh sách kết nối

Thành phần chính:

Thanh ghi: Các phần tử lưu trữ dữ liệu nhị phân

Logic kết hợp: Các mạch logic thực hiện các phép toán trên các tín hiệu đầu vào và tạo

ra các tín hiệu đầu ra

Clock: Tín hiệu đồng bộ hóa hoạt động của mạch, xác định thời điểm nào các thanh ghi cập nhật giá trị và các phép toán logic được thực hiện

Vai trò quan trọng trong thiết kế mạch hiện đại: Thiết kế ở mức RTL là thực tế phổ biến trong thiết kế mạch kỹ thuật số hiện đại Nó cung cấp một sự cân bằng tốt giữa tính trừu tượng và chi tiết, cho phép các nhà thiết kế mô tả các mạch phức tạp một cách hiệu quả và đảm bảo chúng hoạt động chính xác

Ứng dụng: RTL được sử dụng rộng rãi trong thiết kế các hệ thống điện tử kỹ thuật số, bao gồm:

Vi mạch (chip)

Bộ vi xử lý

Bộ điều khiển

Hệ thống trên một vi mạch (SoC)

2.2 Giới thi u v STA ệ ề

STA là viết tắt của Static Timing Analysis, là một kỹ thuật được sử dụng để phân tích thời gian của một mạch kỹ thuật số đồng bộ STA được sử dụng để xác định thời gian cần thiết để một tín hiệu truyền từ một điểm đến điểm khác trong mạch

STA hoạt động bằng cách phân tích sơ đồ mạch kỹ thuật số và xác định các ràng buộc thời gian Ràng buộc thời gian là các giới hạn về thời gian cần thiết để các tín hiệu truyền qua mạch STA sử dụng các ràng buộc thời gian này để xác định xem mạch có hoạt động chính xác hay không

STA là một công cụ quan trọng trong thiết kế mạch kỹ thuật số Nó được sử dụng để đảm bảo rằng mạch hoạt động chính xác và đáp ứng các yêu cầu về hiệu suất

Các loại STA:

STA tĩnh: STA tĩnh là loại STA phổ biến nhất Nó sử dụng các ràng buộc thời gian tĩnh để phân tích mạch Ràng buộc thời gian tĩnh là các ràng buộc không phụ thuộc vào thời gian

STA động: STA động là loại STA phức tạp hơn Nó sử dụng các ràng buộc thời gian động để phân tích mạch Ràng buộc thời gian động là các ràng buộc phụ thuộc vào thời gian Ứng dụng của STA:

STA được sử dụng trong nhiều ứng dụng thiết kế mạch kỹ thuật số, bao gồm:

Thiết kế vi mạch: STA được sử dụng để phân tích thời gian của vi mạch

Thiết kế bộ vi xử lý: STA được sử dụng để phân tích thời gian của bộ vi xử lý

Thiết kế bộ điều khiển: STA được sử dụng để phân tích thời gian của bộ điều khiển

Lợi ích của STA:

STA mang lại nhiều lợi ích cho thiết kế mạch kỹ thuật số, bao gồm:

Đảm bảo mạch hoạt động chính xác: STA giúp đảm bảo rằng mạch hoạt động chính xác và đáp ứng các yêu cầu về hiệu suất

Giảm thiểu chi phí phát triển: STA giúp giảm thiểu chi phí phát triển bằng cách giúp phát hiện và khắc phục các lỗi thiết kế sớm

Tăng tốc độ phát triển: STA giúp tăng tốc độ phát triển bằng cách cung cấp thông tin

về thời gian của mạch

2.3 RTL to GDS

Front-End Design:

- Quá trình thi t k giao diế ế ện người dùng bắt đầu v i thông s k thuớ ố ỹ ật nhận được từ phía khách hàng Kỹ sư thiết kế RTL (M c chuyứ ển đăng ký) chuyển đổi thông số kỹ thuật thành mã RTL b ng cách sằ ử d ng HDL (Ngôn ngụ ữ mô tả phần cứng) nói chung trong Verilog ho c VHDLặ Sau khi mã RTL được viết, nhà thiết kế RTL sẽ mô phỏng mã trong RTL Simulator và ki m tra chể ức năng của thiết kế Khi chức năng của mã là chính xác và được các k sư xác minh xác minh và nếu không tìm th y l i nào, mã RTL này s chuyỹ ấ ỗ ẽ ển sang giai đoạn tiếp theo là t ng h p logic Lu ng này bổ ợ ồ ắt đầu b ng mã hóa RTL và k t thúc ằ ế bằng t p GDS (Lu ng dệ ồ ữ liệu đồ ọa), đây là đầ h u ra cu i cùng cố ủa thiết k mặt sau, do đó, ế luồng hoàn chỉnh này còn được gọi là luồng RTL đến GDS (RTL2GDS) Một sơ đồ dòng đơn giản đã được mô tả ở đây

Back End Design:

- Logic Synthesis: Trong t ng h p logic, mô t c p cao c a thiổ ợ ả ấ ủ ết kế (Mã RTL) được chuyển đổi thành bi u diể ễn c p cấ ổng đượ ối ưu hóa của thư việc t n ô tiêu chuẩn nhất định và các ràng buộc thiế ết k nhất định Bây gi mã d ng danh sách mờ ở ạ ạng c p c ng cấ ổ ủa một thư

vi n ô tiêu chuệ ẩn cụ thể LEC (Kiểm tra tính tương đương logic phải được thực hiện trong giai đoạn này để đảm b o rả ằng không có thay đổi logic nào xảy ra trong quá trình t ng hổ ợp Trong quá trình t ng hổ ợp logic, chúng tôi cũng nhận được nhiều báo cáo khác nhau về sức

m nh th i gian và ph m vi thi t kạ ờ ạ ế ế Chúng tôi cũng nhận được SDC (Ràng buộc thiế ết k tóm tắt) ) trong giai đoạn này được sử dụng trong giai đoạn ti p theo Viế ệc chèn DFT (Thiết kế để kiểm tra) cũng được thực hiện trong giai đoạn này để xác minh chip sau khi quá trình ch t o ế ạ hoàn t ất

- Place and Route (PnR): Danh sách m ng c p c ng sau khi chèn DFT và t p SDC ạ ấ ổ ệ được lấy làm đầu vào cho PnR và dựa trên thư viện ô tiêu chu n, PnR bẩ ắt đầu M c tiêu cụ ủa giai đ ạn PnR là đặo t tất cả các ô tiêu chu n, Macro và các miẩ ếng đệm I/O v i di n tích tớ ệ ối thiểu, với độ trễ ố t i thiểu và định tuyến chúng cùng nhau theo cách không có l i DRC (Kiỗ ểm

tra quy t c thiắ ết kế) Đầu ra cuối cùng của giai đoạn này là b cố ục thi t kế ế ở ạ d ng t p GDSII, ệ đây là tiêu chuẩn th c t c a t p b cự ế ủ ệ ố ục trong ngành

Giai đoạn PnR là giai đoạn rất khó khăn với th i gian chu kờ ỳ thi t k lế ế ớn tùy thuộc vào độ phức tạp của chip Giai đoạn này lại được chia thành nhiều giai đoạn nhỏ khác nhau Các giai đoạn chính bắt đầ ừ Nhậu t p thi t kế, tiếp theo là Sơ đồ ầng, Sơ đồế t nguồn, V trí, ị CTS (T ng hổ ợp cây đồng hồ) và Định tuyến

Sau khi định tuyến, chúng tôi hy v ng thi t kọ ế ế đã đáp ứng được thời gian và t t c ấ ả DRC, nhưng ở chip hiện đại, việc đóng thiết kế ở giai đoạn này không phải là điều dễ dàng

Vì v y, chúng ta sậ ẽ đi đến giai đoạn Sign off

- Signoff: N u có m t s vi ph m vế ộ ố ạ ề thời gian trong thiế ết k tuyến đường sau, chúng tôi có một giai đoạn khác gọi là ECO (Lệnh thay đổ ỹi k thuật) để chúng tôi có thể khắc phục các vi phạm về thời gian Ngoài vi ph m th i gian, có thạ ờ ể có các vấn đề như IR Drop, Vi

ph m DRC, t t c nhạ ấ ả ững vấn đề này đều được khắc phục trong giai đoạn này và t p b cệ ố ục cuối cùng không có vi ph m sạ ẽ được phát tr c tuyự ến ở định dạng GDSII Quá trình này được

g i là tapeout trong luọ ồng ASIC Đây là giai đoạn thiế ết k cuối cùng và tệp gdsII được gửi đến phòng thí nghiệm chế tạo để ch t o chip ế ạ

2.4 DC Timing Constraint

DC Timing Constraint cđề ập đến các h n ch ho c thông s k thuạ ế ặ ố ỹ ật được đặt ra đối

v i hành vi th i gian cớ ờ ủa tín hiệu bên trong m ch kạ ỹ thu t sậ ố đồng b Các ràng bu c này ộ ộ xác định c a sử ổ thời gian chấp nhận được cho các tín hiệu đến các điểm cụ thể trong mạch để đảm b o hoả ạt động bình thường

Có hai lo i chính cạ ủa DC Timing Constraint:

Setup Constraint: Ràng buộc này xác định s khác bi t th i gian t i thiự ệ ờ ố ểu gi a thữ ời điểm đến của tín hi u xung và tín hiệ ệu đầu vào dữ liệu t i mạ ột flip-flop hoặc chốt Nếu dữ liệu đến quá g n mép xung, nó có thầ ể không được ghi lại chính xác, dẫn đến l ỗi

Hold Constraint: Ràng buộc này xác định sự khác biệt thời gian t i thiố ểu giữa cạnh lên của tín hi u xung và sệ ự thay đổi đầu vào dữ liệu t i m t flip-flop ho c ch t N u dạ ộ ặ ố ế ữ liệu thay đổi quá g n mép xung, nó có thầ ể được ghi l i không chính xác ho c gây ra các vạ ặ ấn đề ề v trạng thái meta

Các ràng buộc này thường được chỉ định trong m t t p có tên là T p ràng buộ ệ ệ ộc thời gian (TCF) b ng các l nh dành riêng d a trên các công cằ ệ ự ụ thiế ết k đang được sử dụng Ví dụ: Synopsys Design Compiler s d ng cú pháp cử ụ ụ thể để xác định ràng buộc thiế ật l p và gi ữ

DC Timing Constraint r t quan trấ ọng để đạt được hoạt động đáng tin cậy và có th d ể ự đoán của m ch kạ ỹ thu t sậ ố Chúng được sử dụng trong phân tích thời gian để:

Xác minh r ng mằ ạch đáp ứng các thông s kố ỹ thu t th i gian c n thi ậ ờ ầ ết

Xác định các vi ph m th i gian tiạ ờ ềm ẩn có thể dẫn đến chức năng không chính xác Hướng d n tẫ ối ưu hóa bố ụ c c mạch và cây xung để cải thi n hiệ ệu su t th i gian ấ ờ

Ràng bu c thộ ời gian DC dựa trên phân tích tĩnh và không nắm bắt tất cả các mối nguy

hi m th i gian tiể ờ ềm n Các kỹ thuật tiên tiến hơn như gating xung và đường đi nhiều chu kỳ ẩ

có th c n thiể ầ ết để xác minh thời gian toàn diện

Các lo i flip-ạ flop khác nhau có các đặc điểm thời gian khác nhau và các ràng buộc thời gian DC cần được điều ch nh cho phù h p ỉ ợ

Tối ưu hóa hiệu su t thấ ời gian thường liên quan đến sự đánh đổi v i các y u t khác ớ ế ố như diện tích và tiêu thụ năng lượng

2.5 Prime Time

PrimeTime là công c Phân tích thụ ời gian tĩnh (STA) của Synopsys Nó s ử d ng các ụ thuật toán và tính năng tiên tiến để phân tích các khía c nh khác nhau cạ ủa hành vi th i gian, ờ bao gồm:

Setup and Hold time analysis: Prime Time xác minh xem các tín hiệu có đến flip-flop trong các c a sử ổ được chỉ định để đảm b o bả ắt đúng và tránh trạng thái meta

Clock tree analysis: Nó phân tích phân ph i tín hi u xung trong toàn mố ệ ạch, xác định khả năng lệch và biến đổi có thể ảnh hưởng đến hiệu su t th i gian ấ ờ

Multi-corner and multi-mode analysis: Prime Time cho phép xem xét các điều kiện hoạt động khác nhau (nhiệt độ, điện áp) và các chế độ chức năng của thiết k để đảm bảo ế thời gian mạnh mẽ trong nhiều k ch bị ản