BÀI GIẢNG THIẾT KẾ HỆ THỐNG VLSI

BỘ THÔNG TIN VÀ TRUYỀN THÔNG HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THƠNG BÀI GIẢNG THIẾT KẾ HỆ THỐNG VLSI Danh sách kí hiệu MOSFET CPU SRAM CMOS FET SOI RAM DRAM ROM LIFO FIFO Metal Oxide Semiconductor Field Effect Transistor Central Processing Unit Static Random Access Memory Complementary Metal-OxideSemiconductor Field-Effect Transistor Silic On Insulator Random Access Memory Random Access Memory Read Only Memory Last In First Out First In First Out 17 MỤC LỤC Danh sách kí hiệu .17 MỤC LỤC 18 Danh sách hình vẽ 23 Lời nói đầu .28 Chương 29 Tổng quan thiết kế hệ thống VLSI 29 1.1 Lịch sử .29 1.2 Transistor MOS 34 1.3 Cổng logic CMOS .37 1.3.1 Cổng đảo 37 1.3.2 Cổng NAND 38 1.3.3 Cổng NOR 38 1.3.4 Cổng tích hợp .39 1.3.5 Mạch ba trạng thái 39 1.3.6 Bộ ghép kênh .40 1.3.7 Các mạch 41 1.3.8 Các chốt 41 1.3.9 Các flip-flop .42 1.4 Chế tạo bố trí CMOS 44 1.4.1 Mặt cắt đảo 44 1.4.2 Tiến trình chế tạo .44 Chương 46 Lý thuyết transistor công nghệ CMOS 46 2.1 Lý thuyết transistor 46 2.1.1 Giới thiệu Transistor MOS 46 2.1.2 Đặc tuyến I-V kênh dài 49 2.1.3 Đặc tuyến C-V 52 2.1.4 Mơ hình điện dung khuếch tán MOS chi tiết .54 2.1.5 Đặc tính I-V khơng lý tưởng 55 2.1.6 Suy giảm tính di động độ bão hịa vận tốc 56 2.1.7 Điều chế kênh dài .60 2.2 Các hiệu ứng điện áp ngưỡng 61 2.2.1 Hiệu ứng thân .61 2.2.2 Hạ thấp rào cản cảm ứng máng 62 2.2.3 Hiệu ứng kênh ngắn 62 18 2.2.4 Rò rỉ 62 2.2.5 Rò rỉ ngưỡng 63 2.2.6 Rò rỉ cổng 64 2.3 Công nghệ CMOS .65 2.3.1 Sự hình thành wafer 66 2.3.2 Phương pháp quang khắc 66 2.3.3 Sự hình thành giếng kênh 68 2.3.4 Silic Ơxít silic 69 2.3.1 Sự hình thành cổng Oxit 71 2.3.2 Sự hình thành cực cổng, cực nguồn cực máng 72 2.3.3 Các tiếp xúc kim loại hóa 74 2.4 Quy tắc thiết kế bố cục 75 2.4.1 Các quy tắc giếng 76 2.4.2 Các quy tắc transistor 77 2.4.3 Các quy tắc tiếp điểm 78 2.4.4 Các quy tắc kim loại 78 2.4.5 Các quy tắc lối 79 2.4.6 Một số quy tắc khác 79 2.4.7 Quy tắc thiết kế CMOS mở rộng (MOSIS) .79 2.5 Cải tiến quy trình CMOS 80 2.5.1 Điện áp ngưỡng độ dày oxit 80 2.5.2 Silic chất cách điện .81 2.5.3 Điện môi cổng hệ số k cao 82 2.5.4 Tính di động cao 83 2.5.5 Transistor sử dụng plastic 83 2.5.6 Transistor điện áp cao 84 2.6 Kết nối transistor 84 2.6.1 Tiến trình đồng Damascene .84 2.6.2 Chất điện môi k thấp 84 2.7 Các phần tử mạch .85 2.7.1 Tụ điện .85 2.7.2 Điện trở 86 2.7.3 Cuộn cảm 86 2.7.4 Đường truyền .87 2.7.5 Transistor lưỡng cực 88 2.7.6 DRAM nhúng .88 2.7.7 Bộ nhớ điện tĩnh 88 2.8 Các vấn đề sản xuất 89 19 2.8.1 Quy tắc ăng-ten 89 2.8.2 Quy tắc mật độ lớp .90 2.8.3 Quy tắc nâng cao độ phân giải 91 2.8.4 Quy tắc xẻ rãnh kim loại 91 2.8.5 Nguyên tắc nâng cao lợi nhuận 91 2.9 Quy tắc thiết kế 92 2.9.1 Bố cục cổng 52 2.9.2 Sơ đồ hình que 53 Chương 56 Thiết kế mạch tổ hợp 56 3.1 Tổng quan 56 3.2 Các họ mạch 57 3.2.1 CMOS tĩnh 57 3.2.2 Đẩy bọt .58 3.2.3 Cổng kết hợp 58 3.2.4 Hiệu ứng trễ đầu vào 59 3.2.5 Cổng không đối xứng 59 3.2.6 Đa điện áp ngưỡng .60 3.2.7 Mạch tỷ lệ 60 3.2.8 Logic chuyển mạch điện áp kiểu cascode 61 3.2.9 Mạch động 61 3.3 Những vấn đề thường gặp mạch 65 3.3.1 Giảm ngưỡng 65 3.3.2 Tỷ lệ hỏng 65 3.3.3 Sự rò rỉ 66 3.3.4 Chia điện tích .67 3.3.5 Nhiễu nguồn cung cấp 67 3.3.6 Ảnh hưởng nhiệt độ 68 3.3.7 Độ nhạy nhiễu đầu vào khuếch tán 68 3.3.8 Độ nhạy tiến trình 68 3.4 Thiết kế mạch tích hợp tảng Silicon-On-Insulator 69 3.4.1 Điện áp thân 69 3.4.2 Ưu điểm công nghệ SOI 70 3.4.3 Nhược điểm SOI 71 3.5 Thiết kế mạch hoạt động điệp áp ngưỡng 72 3.5.1 Mục đích 72 3.5.2 Định kích thước 73 3.5.3 Lựa chọn cổng 73 20 Chương 69 Thiết kế mạch .69 4.1 Trình tự mạch tĩnh .69 4.1.1 Phương pháp 69 4.1.2 Ràng buộc độ trễ tối đa 72 4.1.3 Ràng buộc độ trễ tối thiểu .74 4.1.4 Thời gian chờ 77 4.2 Thiết kế mạch chốt flip-flops 79 4.2.1 Bộ chốt CMOS thông thường 79 4.2.2 Bộ flip-flop CMOS thông thường 82 4.2.3 Bộ chốt xung 84 4.2.4 Bộ chốt flip-flop đặt lại 86 4.2.5 Kích hoạt chốt flip-flop 87 4.2.6 Kết hợp logic vào chốt .87 4.2.7 Các Flip-Flop khác biệt 88 4.2.8 Kích hoạt triggered Flip-Flops 89 4.3 Phương pháp phần tử trình tự tĩnh .91 4.3.1 Lựa chọn phần tử Flip-Flop 91 4.3.2 Các chốt xung 91 4.3.3 Các mạch chốt khác 92 4.3.4 Đặc trưng độ trễ phần tử 93 4.3.5 Thanh ghi lưu trạng thái .97 4.3.6 Flip-Flop chuyển đổi mức 98 4.3.7 Thiết kế lề thích ứng yếu tố 98 4.4 Bộ đồng hóa 101 4.4.1 Khả linh động 101 4.4.2 Một đồng hóa đơn giản 102 4.4.3 Giao tiếp miền xung đồng hồ không đồng 103 4.4.4 Các lỗi thường gặp đồng hóa .105 Chương 107 Thiết kế nhớ 107 5.1 SRAM 107 5.1.1 Các ô nhớ SRAM .107 5.1.2 Mạch hàng 108 5.1.3 Mạch cột 110 5.2 DRAM .111 5.3 Bộ nhớ đọc (ROM) 112 5.3.1 Bộ nhớ đọc lập trình 114 21 5.3.2 Bộ nhớ ROMs kiểu NAND 115 5.3.3 Bộ nhớ nhanh flash 116 5.4 Bộ nhớ truy cập nối tiếp 118 5.4.1 Thanh ghi dịch 118 5.4.2 Hàng đợi FIFO LIFO 120 Chương 121 Phân hệ xử lý liệu .121 6.1 Bộ cộng/trừ 121 6.1.1 Bộ cộng bit 121 6.1.2 Bộ trừ .125 6.1.3 Bộ cộng nhiều đầu vào .125 6.2 Bộ so sánh .126 6.3 Bộ đếm 127 6.4 Bộ nhân 128 6.5 Bộ đếm vòng đếm Johnson 130 6.6 Thanh ghi dịch hồi tiếp tuyến tính 131 6.7 Bộ ghi dịch 132 6.7.1 Thanh ghi dịch phễu 133 6.7.2 Thanh ghi dịch thùng .134 Phụ lục A 137 Phụ lục B 140 Tài liệu tham khảo 142 22 Danh sách hình vẽ Hình 1.1:Sự tăng trưởng linh kiện bán dẫn .29 Hình 1.2: Transistor 30 Hình 1.3: (a) Intel 1101 SRAM , (b) Intel 4004 CPU .31 Hình 1.4: Mật độ transistor CPU qua thời kì 31 Hình 1.5: Biểu đồ hiệu CPU qua thời kì 32 Hình 1.6: Hình (a) n-type, hình (b) p-type .34 Hình 1.7: Diode 35 Hình 1.8: Cấu trúc nMOS pMOS 35 Hình 1.9: Ký hiệu transistor chuyển mạch 36 Hình 1.10: Cổng NOT 37 Hình 1.11: Cổng NAND 38 Hình 1.12: Cổng NOR .39 Hình 1.13: Cổng tích hợp 39 Hình 1.14: Tristates Buffer 39 Hình 1.15: Cổng truyền 39 Hình 1.16: Cổng tristate đảo 39 Hình 1.17: : Bộ ghép kênh 2:1 40 Hình 1.18: Bộ ghép kênh đảo 40 Hình 1.19: Hoạt động chốt liệu D 41 Hình 1.20: Cấu trúc hoạt động Flip-Flop 43 Hình 1.21: Mặt cắt ngang sơ đồ tương ứng đảo 44 Hình 1.22: Quá trình chế tạo đảo 45 Hình 2.1: Hoạt động cấu trúc MOS 46 Hình 2.2: Các vùng hoạt động cấu trúc MOS 47 Hình 2.3:Bóng bán dẫn pMOS 48 Hình 2.4: Điện áp trung bình cực cổng tới kênh 49 Hình 2.5: Mẫu bóng bán dẫn 50 Hình 2.6: Quan hệ đặc tính I-V cho (a) nMOS (b) pMOS 52 Hình 2.7:Mặt cắt vùng khuếch tán 53 Hình 2.8: Cấu trúc hình học vùng khuếch tán 54 Hình 2.9: Đặc điểm I-V mơ lý tưởng .56 Hình 2.10: Vận tốc sóng mang điện trường 300K 57 23 Hình 2.11: So sánh mơ hình luật hệ số mũ α với hành xử mô transistor 59 Hình 2.12: Ids hàm Vgs độ bão hịa, hiển thị phù hợp tuyến tính tốt Vgs cao 60 Hình 2.13: Vùng nghèo làm ngắn chiều dài kênh hiệu dụng 61 Hình 2.14: Tuyến dịng rị 63 Hình 2.15: Đặc điểm I-V transistor nMOS 65 nm 70 C thang log 64 Hình 2.16: Thực nghiệm đo dịng rị cổng JG hàm VDD cho vài giá trị khác bề dày lớp oxit tox .65 Hình 2.17: Một số kí hiệu bóng bán dẫn 65 Hình 2.18: Phương pháp Czochralski 66 Hình 2.19: Quá trình quang khắc .67 Hình 2.20: Cấu trúc giếng tiến trình triple-well .69 Hình 2.21: Sự hình thành cổng oxide .71 Hình 2.22: Sự hình thành cổng, nguồn máng 72 Hình 2.23: Quá trình bọc silic 73 Hình 2.24: Quá trình kim loại hóa nhơm 75 Hình 2.25: Tiến tình n-well CMOS cấu trúc giếng,chất nền, tiếp điểm 77 Hình 2.26: Tiếp xúc chất 78 Hình 2.27: Các kiểu SOI 81 Hình 2.28: High-k gate stack 82 Hình 2.29: Ảnh hiển vi bóng bán dẫn silic căng: (a) nMOS, (b) pMOS 83 Hình 2.30: Bóng bán dẫn Plastic 83 Hình 2.31: Tụ điện rìa 85 Hình 2.32: Bố cục điện trở .86 Hình 2.33: Cuộn cảm xoắn ốc điển hình mạch tương đương 87 Hình 2.34:Ống dẫn sóng microstrip ống dẫn đồng phẳng 87 Hình 2.35:Bóng bán dẫn lưỡng cực pnp dọc 88 Hình 2.36: Cấu trúc vận hành nhớ Flash 88 Hình 2.37: Sai phạm quy tắc ăng-ten cách sửa 90 Hình 1.1: Mặt cắt sản xuất lớp khuếch tán p, tiếp điểm lớp kim loại 92 Hình 1.2: Bố cục cổng đảo .53 Hình 1.36: Khoảng cách nMOS pMOS 53 Hình 3.1: Bubble pushing với luật DeMorgan's .58 Hình 3.2: Hàm logic sử dụng cổng AOI22 58 Hình 3.3: Phương pháp nỗ lực logic trễ kí sinh cổng AOI .58 Hình 3.4:Bộ đệm đặt lại tối ưu hóa cho liệu đầu vào 59 Hình 3.5: So sánh (a) CMOS tĩnh, (b) pseudo-nMOS (c) đảo động 62 Hình 3.6: Precharge evaluation cổng động .62 Hình 3.7: Bộ đảo động khởi động 62 Hình 3.8: Cổng động Footed Unfooted .62 Hình 3.9: Danh mục cổng động 63 Hình 3.10: Vấn đề đơn điệu .64 Hình 3.11: Kết nối khơng xác cổng động 64 Hình 3.12: Giảm điện áp ngưỡng kích thơng bóng bán dẫn 65 24 Hình 3.13: Hạn chế tỷ lệ chốt tĩnh với đầu vào khuếch tán 66 Hình 3.14: Chia điện tích bóng bán dẫn vượt qua cổng động 67 Hình 3.15: Nguồn cung cấp IR giảm .67 Hình 3.16: Nhiễu đầu vào khuếch tán chốt 68 Hình 3.17: Đường dẫn điện tích vào/ra thân bóng bán dẫn 69 Hình 3.18: Bóng bán dẫn lưỡng cực ký sinh PD SOI .70 Hình 3.19: Bộ đảo DC chuyển đặc tính điện áp thấp 73 Hình 4.1: Phương pháp giải trình tự tĩnh 69 Hình 4.2: Flip-Flop xem cặp chốt liên kết .70 Hình 4.3: Sơ đồ thời gian 71 Hình 4.4: Hạn chế độ trễ tối đa Flip-flop 73 Hình 4.5: Hạn chế độ trễ tối đa chốt hai pha 73 Hình 4.6: Ràng buộc độ trễ tối đa chốt xung .74 Hình 4.7: Hạn chế độ trễ tối thiểu chốt Flip-flop 75 Hình 4.8: Hạn chế độ trễ tối thiểu chốt hai pha .76 Hình 4.9: Ràng buộc độ trễ tối thiểu chốt xung 77 Hình 4.10: Thời gian chờ 78 Hình 4.11: Thời gian chờ tối đa 78 Hình 4.12: Các chốt 80 Hình 4.13:Bộ chốt CMOS 82 Hình 4.14:Flip-Flops 82 Hình 4.15: Cổng truyền NORA flip-flops 83 Hình 4.16:Flip-flop với hai pha clock không chồng chéo .84 Hình 4.17: Tạo xung 85 Hình 4.18: Chốt xung Partovi 85 Hình 4.19: Bộ chốt flip-flops khởi động lại .86 Hình 4.20: Flip-flop với cài đặt khởi động lại không đồng 86 Hình 4.21: Kích hoạt chốt flip-flops 87 Hình 4.22: Kết hợp cổng logic chốt .88 Hình 4.23: Các flip-flops khác 88 Hình 4.24: DET Flip Flop 90 Hình 4.25: Flip-Flop DET xung ngầm .91 Hình 4.26: Clocked deracer .91 Hình 4.27: Latch placement time borrowing 92 Hình 4.28: Độ trễ Flip-flop so với thời gian đến liệu 93 Hình 4.29: Thời gian thiết lập giữ flip-flop 94 Hình 4.30: Độ trễ chốt so với thời gian đến liệu 95 Hình 4.31: Sự đánh đổi thời gian trễ 96 Hình 4.32: Balloon mạch để trì trạng thái 97 Hình 4.33: Flip-Flop Latch chuyển đổi mức .98 Hình 4.34:Các phần tử trình tự thích ứng .99 Hình 4.35: Trạng thái linh động chốt tĩnh .101 Hình 4.36: Bộ đồng đơn 102 25