THÔNG TIN TÀI LIỆU
Chương Cơ sở lý thuyết điều khiển khí nén 5.1 Khái niệm điều khiển 5.1.1 Hệ thống điều khiển “Điều khiển” trình “hệ thống”, hay nhiều đại lượng vào (tín hiệu vào) làm ảnh huởng đến hay nhiều đại lượng (tín hiệu ra) Hệ thống điều khiển khí nén thủy lực bao gồm phần tử điều khiển cấu chấp hành nối kết với thành hệ thống hoàn chỉnh để thực nhiệm vụ theo yêu cầu đặt Hệ thống mơ tả hình 5.1 Hình 5.1 Hệ thống điều khiển khí nén thủy lực Tín hiệu vào: nút ấn, cơng tắc; cơng tắc hành trình, cảm biến Phần tử xử lý thơng tin: Xử lý tín hiệu nhận vào theo quy tắc logic xác định, làm thay đổi trạng thái phần tử điều khiển: van logic AND, OR, NOT, Flip – Flop Phần tử điều khiển: điều khiển dòng lượng (lưu lượng, áp suất) theo yêu cầu, hay đổi trạng thái cấu chấp hành: van chỉnh áp, van đảo chiều, van tiết lưu Cơ cấu chấp hành; thay đổi trạng thái đối tượng điều khiển, đại lượng mạch điều khiển: xilanh – dầu, động khí nén – dầu 41 Năng lượng điều khiển: bao gồm phần thông tin công suất Phần thông tin: - Điện tử - Dầu - Điện - Quang học - Khí - Sinh học Phần tử công suất: - Điện: công suất nhỏ, điều khiển hoạt động dễ, nhanh - Khí: cơng suất vừa, quán tính, tốc độ cao 5.1.2 Các lạo tín hiệu điều khiển Trong hệ thống khí nén thủy lực nói chung sử dụng hai loại tín hiệu chính: Tín hiệu tương tự (hình 5.2a), tín hiệu rời rạc (số) (hình 5.2b) Hình 5.2a Tín hiệu tương tự Hình 5.2b Tín hiệu rời rạc 5.1.3 Điều khiển vòng hở (mạch điều khiển hở) Hệ thống điều khiển vòng hở khơng có so sánh tín hiệu đầu với tín hiệu đầu vào, giá trị thực thu giá trị cần đạt không điều chỉnh, xử lý Hình 5.3 mổ tả hệ thống điều khiển tốc độ động thủy lực 5.1.4 Điều khiển vòng kín (Mạch điều khiển có khâu phản hời) Hệ thống mà tín hiệu đầu phản hồi để so sánh với tín hiệu đầu vào Độ chênh lệch hai tín hiệu vào – thơng báo cho thiết bị điều 42 khiển, để thiết bị tạo tín hiệu điều khiển tác dụng lên đối tượng điều khiển cho giá trị thực đạt mong muốn Hình 5.4 Hệ thớng điều khiển kín vị trí pít – tông thủy lực 5.2 Các phần tử logic 5.2.1 Phần tử logic NOT ( phủ định) Định nghĩa: Là phần tử logic có đầu vào mức logic đầu ngược với mức logic đầu vào + Sơ đồ tín hiệu: R P - Q + P Q 1 Hình 5.5 sơ đồ mạch điện minh họa phần tử NOT Giản đồ thời gian: P Q Ký hiệu: 5.2.2 Phần tử logic AND (và) Phần tử logic AND minh họa hình 5.6 Khi ấn đồng thời nút ấn P1 P2 đèn Q cấp điện P P Hình 5.6 Mạch điện biểu diển phần tử logic AND 43 + Q Sơ đồ tín hiệu: Bảng chân lý: P1 P2 Q 0 0 1 0 1 P P Q Ký hiệu: 5.2.3 Phần tử logic NAND (NOT – AND) Hàm logic NAND hàm kết hợp hàm NOT hàm AND minh họa sơ đồ mạch điện hình 5.7 + Bảng chân lý: Hình 5.7 Mạch điện biểu diển phần tử logic NAND P1 P2 Q 0 1 1 1 Ký hiệu: 5.2.4 Phần tử logic OR Phần tử logic OR biểu diễn mạch điện hình 5.8 Khi ấn nút ấn P1 P2 đèn Q sáng Bảng chân lý: P P - + Q Hình 5.8 Mạch điện biểu diển phần tử logic OR 44 P1 P2 Q 0 0 1 1 1 Giản đồ thời gian: Ký hiệu: P P Q 5.2.5 Phần tử logic NOR Phần tử logic NOR biểu diễn mạch điện 5.9 Khi ấn hai nút ấn P1, P2 ấn hai nú ấn P1 P2 đèn Q tắt Bảng chân lý: Hình 5.9 Mạch điện biểu diển phần tử logic NOR P1 P2 Q 0 1 0 1 Ký hiệu: 5.2.6 Phần tử logic XOR (EXC-OR) Phần tử logic XOR biểu diễn mạch điện hình 5.10 Khi ấn hai nút ấn P1 P2 đèn Q sáng, khơng ấn ấn đồng thời hai nút ấn P1 P2 đèn Q tắt Bảng chân lý: Hình 5.10 Mạch điện biểu diển phần tử Ký hiệu: 45 P1 P2 Q 0 0 1 1 1 5.2.7 Phần tử logic X-NOR Phần tử logic X - NOR biểu diễn mạch điện hình 5.11 Khi ấn hai nút ấn P1 P2 đèn Q tắt, khơng ấn ấn đồng thời hai nút ấn P1 P2 đèn Q sáng Bảng chân lý: Hình 5.10 Mạch điện biểu diển phần tử logic X – NOR P1 0 1 P2 1 Q 0 Ký hiệu: 5.3 Lý thuyết đại số Boole 5.3.1 Quy tắc đại số Boole Phép toán liên kết AND Phép toán liên kết OR Phép toán liên kết NOT 1^1^1=1 1^0^0=0 ^1 ^ = 1^0^1=0 0^1^1=0 0^0^0=0 1v1v1=1 1v0v0=1 1v1v0=1 0v1v1=1 1v0v1=1 0v0v0=0 Quy tắc hoán vị Các toán tử P1 P2 hốn vị cho nhau: P1 ^ P2 = P2 ^ P1 P1 v P2 = P2 v P1 Quy tắc kết hợp P1 ^ P2 ^ P3 = (P1 ^ P2) ^ P3 = P1 ^ (P2 ^ P3) P1 v P2 v P3 = (P1 v P2) v P3 = P1 v (P2 v P3) + Quy tắc phân phối (P1 ^ P2) v (P3 ^ P4) = (P1 v P3) ^ (P1 v P4) ^ (P2 v P3) ^ (P2 v P4) (P1 v P2) ^ (P3v P4) = (P1 ^ P3) v (P1 ^ P4) v (P2 ^ P3) v (P2 ^ P4) P1 ^ (P2 v P3) = (P1 ^ P2) v (P1 ^ P3) P1 v (P2 ^ P3) = (P1 v P2) ^ (P1 v P3) 46 Định lý DE MORGAN Định lý mở rộng cho hàm nhiều biến: Định lý giúp ta chuyển phép cộng logic thành phép nhân logic ngược lại Vận dụng định lý De Morgan giải toán thiết kế mạch logic tổ hợp theo cửa logic cho sẵn Chú ý: Trong định luật Pi biến đơn biểu thức 5.3.2 Biểu đồ Karnaugh Khi hàm logic có số lượng biến tương đối nhỏ (k 6) người ta thường biểu diễn chúng dạng bảng gọi bảng Karnaugh (Các nô) Theo phương pháp hàm có n biến biểu diễn bảng gồm n ô vuông Mỗi ô vuông tương ứng với hàng bảng chân lý Lưu ý tổ hợp biến xếp theo thứ tự mã Gray tức hai ô liền kề minterm khác có bit Trong ô bảng K ghi giá trị hàm tương ứng Lưu ý: tổ hợp biến hàm có giá trị bỏ trống ghi 5.3.3 Phần tử nhớ Các phần tử logic trình bày phần trước có đặc điểm tín hiệu mơmen thời gian phụ thuộc vào tín hiệu vào, điều có nghĩa tín hiệu mất, tín hiệu cũng theo Các tín hiệu thực tế thường dạng xung (nút ấn ) Khi tín hiệu tác động vào dạng xung tín hiệu thường tín hiệu trì Như cần có phần tử trì tín hiệu, kỹ thuật điện (trang bị điện), thường gọi tự trì Trong kỹ thuật điều khiển gọi phần tử nhớ Flipflop Phần tử Flipflop có hai cổng vào, cổng thứ ký hiệu S (SET) cổng thứ hai ký hiệu R (RESET), phần tử Flipflop cũng gọi tắt RS - Flipflop Phần tử RS – Flipflop Phần tử RS – Flipflop có (RESET) trội 47 Khi nút ấn P2 đóng lại, dòng điện qua rơle K, tiếp điểm K đóng lại Như dòng điện mạch vẫn trì nút ấn P có nhả Dòng điện trì ta tác động vào nút ấn P Thời gian trì dòng điện tong mạch được, khả nhớ mạch điện (hình 5.11a) Nếu cổng SET (P2) mạch điện có giá trị “1” tín hiệu Q có giá trị “1” nhớ (mặc dù sau tín hiệu SET đi) RESET (P1) ‘1’ b a Hình 5.11 Phần tử nhớ có RESET trội a Mạch điện tự trì b Phần tử RS – Flipflop có RESET trội Bảng chân lý: P1 P2 Q 0 0 1 0 1 Tín hiệu đầu Q phần tử nhớ ‘1’ tín hiệu đầu vào P đặt vào chân ‘S’ bằng1 Khi tín hiệu P1 đặt vào chân R tín hiệu Q Khi hai tín hiệu P1 P2 tín hiệu Q Đây gọi trạng thái cấm RS – Flipflop có RESET trội Phần tử RS – Flipflop có (SET) trội Khi nút ấn P2 đóng lại, dòng điện qua rơle K, tiếp điểm K đóng lại Như dòng điện mạch vẫn trì nút ấn P2 có nhả Dòng điện trì ta tác động vào nút ấn P1 Thời gian trì dòng điện tong mạch được, khả nhớ mạch điện (hình 5.12a) Nếu cổng SET (P2) mạch điện có giá trị “1” tín hiệu Q có giá trị “1” nhớ (mặc dù sau tín hiệu SET đi) RESET (P1) ‘1’ 48 b a a Mạch điện tự trì b Phần tử RS – Flipflop có SET trội Hình 5.12 Phần tử nhớ có SET trội Tín hiệu đầu Q phần tử nhớ ‘1’ tín hiệu đầu vào P đặt vào chân S ‘1’ Khi tín hiệu P1 đặt vào chân R ‘1’ tín hiệu Q ‘0’ Khi hai tín hiệu P1 P2 tín hiệu Q ‘1’ 5.4 Biểu diễn phần tử logic khí nén 5.4.1 Phần tử NOT Có hai phương pháp thiết kế phần tử NOT: Phần tử NOT van đảo chiều 2/2 có vị trí "khơng", vị trí "khơng cổng tín hiệu A (1) nối nguồn P Khi chưa có tín hiệu vào a = 0, cửa A nối với cửa P Khi có tín hiệu vào (áp suất) a = 1, van đảo chiều đổi vị trí, cửa A= (bị chặn) Phần tử NOT van đảo chiều 3/2 có vị trí "khơng", vị trí "khơng cổng tín hiệu A (1) nối nguồn P Khi chưa có tín hiệu vào a = 0, cửa A nối với cửa P Khi có tín hiệu vào (áp suất) a = 1, van đảo chiều đổi vị trí, cửa A = (bị chặn) Hình 5.13 Phần tử NOT 49 5.4.2 Phần tử OR: Có hai phương pháp thiết kế phần tử OR: - Phần tử OR tổ hợp gồm van OR van đảo chiều 3/2 có vị trí "khơng", vị trí "khơng" cổng tín hiệu A bị chặn Khi chưa có tín hiệu vào a1 = 0, a2 = 0, cửa A bị chặn (A=0) Khi có tín hiệu vào (áp suất) a1 = 1, a2 = 1, van đảo chiều đổi vị trí, cửa A = (nối với nguồn P) Phần tử OR tổ hợp gồm hai van 2/2 có vị trí "khơng"được nối song song với nhau", vị trí "khơng" cổng tín hiệu A bị chặn Khi chưa có tín hiệu vào a1 = 0, a2 = 0, cửa A bị chặn (A = 0) Khi có tín hiệu vào (áp suất) a1 = 1, a2 = 1, cửa A = (nối với nguồn P) Hình 5.14 Phần tử OR Ví dụ: 5.4.3 Phần tử NOR: Có hai phương pháp thiết kế phần tử NOR: Phần tử NOR tổ hợp gồm van OR van đảo chiều 3/2 có vị trí "khơng", vị trí "khơng" cổng tín hiệu A nối với nguồn P Khi chưa 50 Tai lieu Luan van Luan an Do an Hình 6.59 Mạch điều khiển theo nhịp với các chu kỳ đồng thời 6.5.2 Mạch điều khiển với chu Sau qui trình M thực hiện, k = qui trình thứ thực hiện, k = 0, qui trình thứ hai thực Sau đó, qui trình N thực Hình 6.60 Mạch điều khiển với chu kỳ thực hiện tuần tự Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 90 Tai lieu Luan van Luan an Do an 6.6 Thiết kế mạch điều khiển khí nén theo biểu đờ Karnaugh Ví dụ quy trình làm việc máy khoan gồm hai xylanh (hình 6.61): Khi đưa chi tiết vào xylanh A để kẹp chi tiết Sau pittong B xuống khoan chi tiết Sau khoan xong, pittong B lùi Khi xylanh B lùi về, xylanh A mói lùi Hình 6.61 Quy trình công nghệ Xác định biến: Công tắc cuối hành trình xylanh A ký hiệu a a1 Cơng tắc cuối hành trình xylanh B b0 b1 Cơng tắc hành trình tác động tác động cho pittông lùi (hình 6.62) A –A kí hiệu tín hiệu tín hiệu điều khiển cho phần tử nhớ A B –B kí hiệu tín hiệu tín hiệu điều khiển cho phần tử nhớ B Hình 6.62 Xác định các biến Thiết lập biểu đồ trạng thái Từ quy trình cơng nghệ ta thiết lập biểu đồ trạng thái biểu diễn hình 6.63 Hình 6.63 Biểu đồ trạng thái Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 91 Tai lieu Luan van Luan an Do an Từ biểu đồ trạng thái, ta xác định điều kiện để xylanh thực sau: Bước 1: Xylanh A với tín hiệu điều khiển +A +A = a0 ^ b0 Bước 2: Xylanh B với tín hiệu điều khiển +B +B = a1 ^ b0 Bước 3: Xylanh B lùi với tín hiệu điều khiển – B -B = a1 ^ b1 Bước 4: Xylanh A lùi với tín hiệu điều khiển – A -A = a1 ^ b0 Thiết lập phương trình logic điều kiện thực hiện: Từ bước thực hiện, ta có phương trình logic sau: +A = a0 ^ b0 +B = a1 ^ b0 -B = a1 ^ b1 (6.1) -A = a1 ^ b0 So sánh phương trình b d ta thấy điều kiện để thực +B –A giống Như điều khiển thực Do để phân biệt bước thực +B –A có điều kiện (a1 ^ b0), hai phương trình phải có điều kiện phụ Trong điều khiển thường sử dụng phần tử nhớ trung gian Ta ký hiệu x x tín hiệu phần tử nhớ trung gian Phương trình (6.1) viết lại sau +A = a0 ^ b0 +B = a1 ^ b0 ^ x -B = a1 ^ b1 (6.2) -A = a1 ^ b0 ^ x Để tín hiệu x phần tử nhớ trung gian thực bước b, tín phải ch̉n bị bước thực trước đó, tức bước a Tương tự để tín hiệu x phần tử nhớ trung gian thực bước d , tín hiệu phải ch̉n bị bước thược trước đó, tức bước c Từ ta viết lại phương trình logic (6.2) sau: Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 92 Tai lieu Luan van Luan an Do an +A = a0 ^ b0 ^ x +B = a1 ^ b0 ^ x -B = a1 ^ b1 ^ x (6.3) -A = a1 ^ b0 ^ x Trong quy trình thêm phần tử trung gian Phương trình 6.3a 6.3c cũng phương trình 6.3b 6.3d có thêm dạng biến tín hiệu x x Như phương trình logic quy trình điều khiển viết sau: +A = a0 ^ b0 ^ x +B = a1 ^ b0 ^ x - B = a1 ^ b ^ x (6.4) - A = a1 ^ b0 ^ x +X = a1 ^ b1 ^ x - X = a0 ^ b0 ^ x Sơ đồ logic quy trình: Dựa vào phương trình logic (6.4) ta thiết kế mạch logic hình dưới: Hình 6.64 Sơ đồ mạch logic Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 93 Tai lieu Luan van Luan an Do an Thiết lập biểu đồ Karnaugh Ta có biến: a1 phủ định a0 b1 phủ định b0 x phủ định x Biểu đồ Karnaugh với biến biểu diễn hình 6.65 Các cơng tắc hành trình biểu diễn qua trục đối xứng nằm ngang Hình 6.65 Biểu đồ Karnaugh với biến Biến phần tử nhớ trung gian biểu diễn qua trục đối xứng thẳng đứng Trong điều khiển giả thiết rằng, công tắc hành trình, ví dụ a0 bị tác động cơng tắc hành trình a1 khơng bị tác động Đơn giản hành trình xylanh A biểu đồ Karnaugh Theo biểu đồ trạng thái ta thiết lập biểu đồ Karnaugh cho xylanh A hình 6.67 Bước pittơng A (+A) dừng lại bước Sang bước pittơng A lùi (-A) Các khối 1, 2, 3, ký hiệu +A khối 5, ký hiệu –A Như khối thứ ( x ) gồm khối 1, 2, 3, khối trống Đơn giản hành trình xylanh A (+A) thực cột thứ ( x ) Phương trình logic Hình 6.66 Biểu đồ Karnaugh cho xylanh A +A là: +A = a0 ^ b0 ^ x ^ khởi động Sau đơn giản cột thứ ta có phương trình logic đơn giản +A: +A = x ^ khởi động Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 94 Tai lieu Luan van Luan an Do an Tương tự ta có phương trình logic ban đầu –A: - A = a1 ^ b0 ^ x Sau đơn giản khối 6, ta có phương trình logic –A: - A = b0 ^ x Đơn giản hành trình xylanh B biểu đồ Karnaugh Phương pháp đơn giản hành trình xylanh B cũng tương tự cách thực xylanh A (hình 6.67) Phương trình logic ban đầu +B Hình 6.67 Biểu đồ Karnaugh cho xylanh B +B = a1 ^ b0 ^ x Sau đơn giản +B khối 3, ta có phương trình logic đơn giản +B: +B = a1 ^ x Phương trình logic – B cột thứ gồm khối 5, 6, 8, ta có phương trình logic đơn giản – B: -B = - x Đơn giản phần tử nhớ trung gian biểu đồ Karnaugh Biểu đồ karnaugh hình 6.68 cho thấy phần tử nhớ trung gian vị trí SET bắt đàu khối giữ vị trí cho đên khối Từ khối bắt đầu bị RESET giữ vị trí khối Phương trình logic ban đầu +X: +X = a1 ^ b1 ^ x Sau đơn giản +X miền gồm khối 3, 7, 8, ta có phương trình logic đơn giản +X: Hình 6.68 Biểu đồ Karnaugh cho +X = b1 phần tử nhớ trung gian Phương trình logic ban đầu –X: – X = a0 ^ b0 ^ x Sau đơn giản – X miền gồm khối 1, 5, 8, ta có phương trình logic đơn giản – X: – X = a0 khối phép sử dụng cho +X –X Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 95 Tai lieu Luan van Luan an Do an Phương trình đơn giản cho quy trình là: +A = x ^ khởi động - A = b0 ^ x +B = a1 ^ x -B = - x +X = b1 – X = a0 Sơ đồ mạch biểu diễn hình sau: Hình 6.69 Sơ đồ mạch logic sau đơn giản Hình 6.70 Sơ đồ mạch lắp ráp Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 96 Tai lieu Luan van Luan an Do an Hình 6.71 sơ đồ mạch biểu diễn đơn giản 6.7 Một số mạch ứng dụng điều khiển theo tầng Nguyên tắc chung Nguyên tắc thiết kế mạch điều khiển theo tầng chia bước thực thành tầng riêng Phần tử dùng để điều khiển chuyển tầng van đảo chiều nhớ 4/2 5/2 Nó thực theo nguyên tắc sau: Mỗi tầng điều khiển cho hành trình xilanh Nhưng điều khiển cho hành trình nhiều xilanh lúc Để mạch điều khiển đơn giản, nên phân chia cho số tần nhỏ Van hành trình làm nhiệm vụ điều khiển chuyển tầng tầng điều khiển cho hành trình xi lanh Van hành trình làm nhiệm vụ điều khiển xilanh nằm tầng lấy nguồn từ tầng Mạch phân tầng Nguyên tắc thiết kế mạch chia bước thực có chức thành tầng riêng Phần tử điều khiển theo tầng phần tử nhớ – van đảo 4/2 5/2 Mạch điều khiển cho tầng Ngun tắc hoạt động tầng I có khí nén tầng II khơng có (a1 = L a2 = 0) Không tồn trường hợp hai tầng có khí nén lúc (hình 6.72) Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 97 Tai lieu Luan van Luan an Do an e1, e2 tín hiệu điều khiển vào I I I a1, a2 tín hiệu điều khiển a1 I tầng thứ a2 e1 II tầng thứ hai e2 Hình 6.72 Mạch điều khiển tầng Mạch điều khiển cho tầng: Nguyên tắc hoạt động tầng I có khí nén tầng II III khơng có (hình 6.73) I - e1, e2, e3 tín hiệu điều khiển vào I I I II a1 a2 - a1, a2, a3 tín hiệu điều khiển a3 - I tầng thứ e2 - II tầng thứ hai e1 - III tầng thứ ba e3 Hình 6.73 Mạch điều khiển tầng Mạch điều khiển cho tầng: Nguyên lý hoạt động cũng tương tự (hình 6.74) Nếu số tầng n số van đảo cần dùng n -1 Điều khiển theo tầng hoàn thiện điều khiển tùy động theo hành trình e1, e2, e3, e4 tín hiệu điều khiển vào I I I I II I V a1, a2, a3, a4 tín hiệu điều khiển a3 a1 a2 e2 a4 I tầng thứ II tầng thứ hai III tầng thứ ba e3 IV tầng thứ tư e1 Hình 6.74 Mạch điều khiển tầng e4 Ví dụ 1: Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 98 Tai lieu Luan van Luan an Do an Nguyên lý hoạt động máy khoan Sau sản phẩm cần gia công xi lanh 1A đẩy khỏi giá chứa phôi kẹp chặt lại, bầu khoan bắt đầu xuống thực việc khoan chi tiết nhờ xi lanh 2A Sau khoan xong xi lanh 2A mang bầu khoan quay trở xi lanh 1A kẹp chi tiết lùi trở sản phẩm tháo xilanh 3A đẩy chi tiết vào thùng đựng Hình 6.75 Sơ đồ hoạt động của máy khoan biểu đồ trạng thái Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 99 Tai lieu Luan van Luan an Do an Hình 6.76 Sơ đồ mạch điều khiển thiết bị khoan Ví dụ 2: Tại trạm phân phối, hai xi lanh sử dụng để vận chuyển phôi liệu từ thùng chứa đến máng trượt Khi ấn nút khởi động xi lanh 1A đẩy phôi khỏi thùng chứa xi lanh 2A tiếp tục đẩy phơi xuống máng trượt Để đảm bảo nạp phơi Piston xi lanh 1A phải vị trí hệ thống khởi động Trong trình hoạt động, để tăng suất dây chuyền người ta bố trí đồng thời cho xi lanh 1A xi lanh 2A Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 100 Tai lieu Luan van Luan an Do an Hình 6.77 Sơ đồ bố trí hệ thống biểu đồ trạng thái trạm phân phối Dựa vào biểu đồ trạng thái ta chia tầng sau: Hình 6.78 Sơ đồ mạch khí nén điều khiển theo tầng của trạm phân phối Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 101 Tai lieu Luan van Luan an Do an Ví dụ 3: Các phôi kim loại vuông xếp giá chứa máy khoan để chờ gia công Xilanh tác động kép điều khiển thông qua van tiết lưu 1A đẩy phôi liệu khỏi giá chứa kẹp chặt phơi vị trí gia cơng Khi áp suất làm việc xilanh 1A đạt bar xilanh 2A bắt đầu hoạt động để khoan chi tiết Xilanh 2A Được giảm chấn xi lanh thuỷ lực với van tiết lưu Lực cắt, tốc độ cắt điều chỉnh giới hạn áp suất làm việc xi lanh 2A ổn định bar Chiều sâu lỗ khoan giới hạn điều chỉnh van hành trình Quá trình hồi vị 2A không cần phải giảm chấn điều chỉnh tốc độ Q trình gia cơng hồn tất, xi lanh 1A trở phơi đẩy khay chứa hàng xi lanh đơn 3A Sau thời gian t = giây xi lanh 3A quay trở tác động lên van hành trình cho phép hệ thống hoạt động chu kì Đồng hồ báo áp suất lắp để kiểm tra áp suất làm việc 1A đường P2 Hệ thống khởi động nút “Start” Để hệ thống hoạt động liên tục ta sử dụng nút ấn có cữ chặn Hình 6.80: Biểu đồ quá trình hoạt động của các xi lanh biểu đồ trạng thái Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 102 Tai lieu Luan van Luan an Do an Hình 6.81 Sơ đồ mạch khí nén Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn 103 Tai lieu Luan van Luan an Do an Stt.010.Mssv.BKD002ac.email.ninhddtt@edu.gmail.com.vn
Ngày đăng: 07/07/2023, 00:17
Xem thêm: