Đang tải... (xem toàn văn)
LỜI MỞ ĐẦU I. Bộ chuyển mạch hợp kênh và phân kênh (Multiplexer Demultiplexer) 1. Cấp nguồn +5V cho mảng sơ đồ D51 2. Bộ hợp kênh 1 bit (2:1) dùng cổng logic: Hình D5.1a 3. Bộ hợp kênh 4 bit (2:1) dùng vi mạch chuyên dụng: Hình D5.1b. 4. Bộ hợp kênh (8:1) dùng vi mạch chuyên dụng: Hình D5.1c II. Bộ chuyển mạch phân kênh (Demultiplexer) 1. Cấp nguồn +5V cho mảng sơ đồ D52a 2. Bộ phân kênh 1 bit (1:2) dùng cổng logic: Hình D5.2a 3. Bộ phân kênh (2 : 4) dùng vi mạch chuyên dụng: Hình D5.2b III. Bộ chuyển mạch tương tự 81 với điều khiển theo mã nhị phân TÀI LIỆU THAM KHẢO
ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ KHOA ĐIỆN TỬ VIỄN THÔNG - - BÁO CÁO MÔN HỌC THỰC TẬP ĐIỆN TỬ SỐ BÀI 5: CÁC SƠ ĐỒ LOGIC CƠ BẢN (3) CÁC BỘ PHÂN KÊNH VÀ HỢP KÊNH Họ tên sinh viên: Nguyễn Văn A Mã số sinh viên **** Lớp: Khoa: **** **** Giảng viên hướng dẫn: *** Hà nội, ngày * tháng * năm *** MỤC LỤC LỜI MỞ ĐẦU I Bộ chuyển mạch hợp kênh phân kênh (Multiplexer & Demultiplexer) .2 Cấp nguồn +5V cho mảng sơ đồ D5-1 2 Bộ hợp kênh bit (2:1) dùng cổng logic: Hình D5.1a Bộ hợp kênh bit (2:1) dùng vi mạch chuyên dụng: Hình D5.1b Bộ hợp kênh (8:1) dùng vi mạch chuyên dụng: Hình D5.1c II Bộ chuyển mạch phân kênh (Demultiplexer) Cấp nguồn +5V cho mảng sơ đồ D5-2a Bộ phân kênh bit (1:2) dùng cổng logic: Hình D5.2a Bộ phân kênh (2 : 4) dùng vi mạch chuyên dụng: Hình D5.2b III Bộ chuyển mạch tương tự 8-1 với điều khiển theo mã nhị phân .9 TÀI LIỆU THAM KHẢO 11 LỜI MỞ ĐẦU Đầu tiên, em xin bày tỏ lòng biết ơn đến thầy với cán khoa trường cung cấp cho em định hướng, hướng dẫn hỗ trợ suốt q trình nghiên cứu hồn thiện báo cáo Nhờ có hướng dẫn chun mơn thầy/cơ, em có hội tìm hiểu phân tích vấn đề cách xác đầy đủ hơn, đồng thời hiểu rõ phương pháp nghiên cứu quy trình làm việc lĩnh vực Dưới báo cáo em trình nghiên cứu học tập, mong thầy/cô xem xét đánh giá Em xin chân thành cảm ơn! I Bộ chuyển mạch hợp kênh phân kênh (Multiplexer & Demultiplexer) Cấp nguồn +5V cho mảng sơ đồ D5-1 Bộ hợp kênh bit (2:1) dùng cổng logic: Hình D5.1a Hình D5 – 1a: Bộ hợp kênh bit (2:1) dùng cổng logic Bảng D5 -1 LS7 A 1 0 1 LỐI VÀO - Input LS8 B 0 1 1 DS1 S 1 LỐI RA - Output Trạng thái Ký hiệu theo Y lối vào (A/B) B A B A B A Nhận xét: - Sơ đồ hợp kênh bit bảng chân lý: Y = Ci 1.B + Ci 1.A - Nguyên lý hoạt động mạch: Bộ hợp kênh bit có đầu vào liệu Y đầu vào điều khiển, sử dụng cổng Ci1 AND OR Trạng B thái đầu vào định đầu hợp kênh: A + Đầu vào điều khiển đầu hợp kênh đầu vào liệu chân B + Đầu vào điều khiển đầu hợp kênh đầu vào liệu chân B Bộ hợp kênh bit (2:1) dùng vi mạch chuyên dụng: Hình D5.1b Hình D5 – 1b: Bộ hợp kênh bit (2:1) sử dụng vi mạch Bảng D5 – LỐI VÀO – Input ´ G S 0 x 1A 2A 3A 4A x x x x 1B 2B 3B 4B x x x x LỐI RA – Output Trạng thái Ký hiệu theo lối 1Y 2Y 3Y 4Y vào A/B 0 0 1 1 A 1 1 B Nhận xét: - Chân G cho phép hợp kênh bit hoạt động trạng thái thấp (0) - Chân điều khiển S định trạng thái lối hợp kênh bit, lối vào A S = lối vào B S = Bộ hợp kênh (8:1) dùng vi mạch chuyên dụng: Hình D5.1c Hình D5-1c: Bộ hợp kênh (8: 1) sử dụng vi mạch chuyên dụng Bảng D5 – LS1: ´ EN 0 0 0 0 A x 0 0 1 1 B x 0 1 0 1 C x 1 1 LS1 – D0 1 1 1 1 Y 0 0 0 LS2 ´ EN 0 0 0 0 A x 0 0 1 1 B x 0 1 0 1 C x 1 1 LS2 – D1 1 1 1 1 Y 0 0 0 A x 0 0 1 1 B x 0 1 0 1 C x 1 1 LS3 – D2 1 1 1 1 Y 0 0 0 A x 0 0 1 1 B x 0 1 0 1 C x 1 1 LS4 – D3 1 1 1 1 Y 0 0 0 A x 0 B x 0 C x LS5 – D4 1 Y 0 LS3 ´ EN 0 0 0 0 LS4 ´ EN 0 0 0 0 LS5 ´ EN 0 0 0 0 0 1 1 1 0 1 1 1 1 1 0 0 0 ´ EN A x 0 0 1 1 B x 0 1 0 1 C x 1 1 LS6 – D5 1 1 1 1 Y 0 0 0 0 A x 0 0 1 1 B x 0 1 0 1 C x 1 1 LS7 – D6 1 1 1 1 Y 0 0 0 0 A x 0 0 1 B x 0 1 0 C x 1 LS8 – D7 1 1 1 1 Y 0 0 0 0 LS6 0 0 0 0 LS7 ´ EN 0 0 0 0 LS8 ´ EN 0 0 0 0 II 1 1 Bộ chuyển mạch phân kênh (Demultiplexer) Cấp nguồn +5V cho mảng sơ đồ D5-2a Bộ phân kênh bit (1:2) dùng cổng logic: Hình D5.2a Hình D5-2a: Bộ phân kênh (1 : 2) dùng cổng logic Bảng D5 – LỐI VÀO - Input LS8 DS1 A S 1 Trạng thái Y1 LỐI RA - Output Ký hiệu Trạng thái Y1 Y2 A ´A Bộ phân kênh (2 : 4) dùng vi mạch chuyên dụng: Hình D5.2b Ký hiệu Y2 ´ A A Hình D5-2b: Bộ phân kênh (2 : 4) sử dụng vi mạch Bảng D5 – III B x 0 1 x A x 1 x 1´G B x 0 1 x A x 1 x 2´G 0 0 x 0 0 x 1C x 1 1 1Y0 1 1 1Y1 1 1 1Y2 1 1 1Y3 1 1 2C x 0 0 2Y0 1 1 2Y1 1 1 2Y2 1 1 2Y3 1 1 Bộ chuyển mạch tương tự 8-1 với điều khiển theo mã nhị phân Hình 5.3: Chuyển mạch tương tự 8:1 Bảng D5 – DS ´ E 0 0 0 0 LS3 LS2 LS1 LS8 A2 A1 A0 Z x 0 0 1 1 x 0 1 0 1 x 1 1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0/1 0 0 0 0/1 0 0 0 0/1 0 0 0 0/1 0 0 0 0/1 0 0 0 0/1 0 0 0 0/1 0 0 0 0/1 0 0 0 TÀI LIỆU THAM KHẢO (Tháng 12/2020) TÀI LIỆU HƯỚNG DẪN THỰC TẬP MÔN KỸ THUẬT ĐIỆN TỬ SỐ, Khoa Điện tử - Viễn thông, Trường Đại học Công nghệ