Thông tin tài liệu
2-1dĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ ******** Báo cáo thực tập Điện tử số tuần Họ tên sinh viên: Nguyễn Trọng Mạnh Lớp tín chỉ: 2122I_ELT3102_25 Mã sinh viên: 19021484 Các dặc trưng cổng logic - TTL D2-1a: Đo mức ngưỡng hoạt động lối vào cổng logic TTL Bảng D2-1 IC1/a IC2/a IC3/a 0.79 0.97 0.79 0.99 0.79 0.99 Vin nên nằm khoảng 0.99 cho mức logic thấp với IC1/a Vin nên nằm khoảng 0.79 cho mức logic thấp với IC2/a Vin nên nằm khoảng 0.99 cho mức logic thấp với IC3/a Vaul Vall Kết đo IC1 IC3 tốt IC2 có lỗi khoảng trùng D2-1b: Đo dòng vào cổng logic TTL Bảng D2-2 IC1/a IC2/a IC3/a Ii 0,42 0,42 0,45 R1i = +5V/I1ul 11,9k 11,9k 11,9k R10i = R1ul/10 1,19k 1,19k 1,19k D2-1c: Đo mức lối cổng logic TTL Bảng D2-3 IC1/a LS7 LS8 00 01 10 11 AB 00 01 10 11 Vc (V) 5V 5V 5V 0V LS7 LS8 00 01 10 11 AB 00 01 10 11 Vc (V) 5V 0V 0V 5V LS7 AB Vc (V) 5V 0V 3IC2/a IC3/a D2-1d: Khả mắc tải cổng logic TTL Bảng D2-4 Vc A B R=∞ R=R2=5K1 R=R3=1K R=R4=510 0 5 5 5 5 5 5 1 0 0,09 Ngắt J1, nối J2 Vc(V) A B R = R2 = 5K1 R = R3 = 1K R = R4 = 510 5 5 5 5 1 0 Nhận xét khả tải cổng logic trở tải nối đất D2-1e: Sơ đồ đo khả mắc tải điện dung cổng logic TTL Bảng D2-5 Vi(D) 0V 1.25V +2.5V 3.75V +5V Vo(C) 5V 2V 0V 0V 0V Biểu diễn phụ thuộc (trục y) theo vào (trục x) Kết luận khả tải điện dung cổng logic: Khả tải điện dung cổng logic tốt Các đặc trưng cổng CMOS D2-2a: Đo mức ngưỡng hoạt động cổng logic CMOS Bảng D2-6 IC1/a Vaul Vall VDD = +5V VDD = +12V 1.5 2.05 4.1 D2-2b: Đo mức lối cổng logic CMOS Bảng D2-7 IC1/a VDD = +5V VDD = +10V 10 Vc ~ (1) 2.5 Vc ~ (0) So sánh khoảng làm việc lối sơ đồ CMOS TTL Khoàng làm việc CMOS lớn TTL So sánh khoảng làm việc lối sơ đồ CMOS với TTL Mức lối CMOS lớn TTL VDD = +15V 15 7.5 D2-2c: Sơ đồ đo công suất tiêu tán tĩnh cổng logic CMOS D2-2d: Sơ đồ đo công suất tiêu tán động cổng logic CMOS Bảng D2-7 +VDD +5V +10V +15V Kiểu làm việc C3=0 C3=4,7nF C3 =0 C3=4,7nF C3=0 C3=4,7nF 1KHz 1.25 1.25 2.5 2.63 3.75 3.88 5KHz 1.25 1.25 2.5 2.63 3.75 3.88 10KHz 1.25 1.25 2.5 2.63 3.75 3.88 Bảng D2-8 VDD = +3,5V VDD = +5V VDD = +10V VDD = +15V Vi(D) Vo(C) Vi(D) Vo(C) Vi(D) Vo(C) Vi(D) Vo(C) 0 0 0,5V 0,5V 1,0V 2,0V 1,0V 1,0V 2,0V 4,0V 1,435 1,75V 2,5V 5,0V 6,15 7,5V 2,5V 4,0V 8,0V 11,0V 3,0V 4,5V 9,0V 13,0V +3,5V +5V +10V +15V Biểu diễn đồ thị đặc trưng truyền vi mạch CMOS chế độ ni khác nhau, trục y biểu diễn ra, trục x biểu diễn vào Nhận xét chọn nuôi +VDD để làm tốt đặc trưng truyền cho vi mạch CMOS Cả mức Vdd làm tố đặc trưng truyền cho vi mạch CMOS nhiên nên chọn mức Vdd nhỏ để giảm tiêu thụ điện Biểu diễn đồ thị đặc trưng truyền vi mạch CMOS chế độ nuôi khác nhau, trục y biểu diễn ra, trục x biểu diễn vào Đặc trưng trễ cổng logic TTL D2-3a: Sơ đồ đo đặc trưng trễ cổng logic TTL td (6) = 800[ns] Thời gian trễ cho cổng logic TTL td (1) = td (6) / = 133 [ns] D2-3b: Sơ đồ đo đặc trưng trễ cổng logic CMOS Bảng D2-9 +VDD td (30) td ( )=td +3,5V 4000ns 133ns +5V 4000ns 133ns +10V 4250ns 141ns +15V 4625ns 154ns (30)/30 Nhận xét ảnh hưởng nuôi +VDD lên giá trị trễ vi mạch CMOS Giá trị nguồn nuôi tăng => Độ trễ tăng Vi mạch logic trạng thái D2-4a: Cấu trúc sơ đồ vi mạch logic trạng thái Bảng D2-10 DS1 E LS7 A 0 0 1 X Giải thích nguyên tắc hoạt động LS8 B 1 X Lối C 1 Khi E bjt Q4 dẫn nên D3 D4 đóng nên Q1 Q2 đóng Q1 đóng dẫn đến Q5 đóng D4 đóng dẫn đến D6 mở, D6 mở dẫn đến Q3 làm việc chế độ bão hòa nên đèn sáng=> mức logic Khi E=0 mạch hoạt động trạng thái enabled mức logic tuân theo mạch NAND lối vào thông thường D2-4b: Bộ chuyển đổi số liệu chiều trạng thái Bảng D2-11 LS8 E 0 LS9 A X Lối C 0 D2-4c: Bộ chuyển số liệu chiều trạng thái Bảng D2-12 A1 =1 E=1 B1 = E=0 B1 = Bảng D2-13 E=1 E=0 A2 =0 B2 = B2 = A3 = A4 = A5 = A6 = A7 = A8 = B3 = B4 = B5 = B6 = B7 = B8 1 0 =0 B3 = B4 = B5 = B6 = B7 = B8 =0 0 0 B1 =1 B2 =0 B3 = B4 = B5 = B6 = B7 = B8 = A1 = A2 = A3 =0 A4 = A5 = A6 = A7 = A8 =0 A1 = A2 = A3 = A4 = A5 = A6 = A7 = A8 =0 ... cổng logic: Khả tải điện dung cổng logic tốt Các đặc trưng cổng CMOS D 2-2 a: Đo mức ngưỡng hoạt động cổng logic CMOS Bảng D 2-6 IC1/a Vaul Vall VDD = +5V VDD = +12V 1.5 2. 05 4.1 D 2-2 b: Đo mức lối cổng. .. Đặc trưng trễ cổng logic TTL D 2-3 a: Sơ đồ đo đặc trưng trễ cổng logic TTL td (6) = 800[ns] Thời gian trễ cho cổng logic TTL td (1) = td (6) / = 133 [ns] D 2-3 b: Sơ đồ đo đặc trưng trễ cổng logic. . .Các dặc trưng cổng logic - TTL D 2-1 a: Đo mức ngưỡng hoạt động lối vào cổng logic TTL Bảng D 2-1 IC1/a IC2/a IC3/a 0.79 0.97 0.79 0.99 0.79 0.99 Vin nên nằm khoảng
Ngày đăng: 02/12/2022, 06:06
Xem thêm:
