Báo cáo thực tập điện tử số tuần 2 các dặc trưng của cổng logic TTL

2-1dĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ ******** Báo cáo thực tập Điện tử số tuần Họ tên sinh viên: Nguyễn Trọng Mạnh Lớp tín chỉ: 2122I_ELT3102_25 Mã sinh viên: 19021484 download by : skknchat@gmail.com Các dặc trưng cổng logic - TTL D2-1a: Đo mức ngưỡng hoạt động lối vào cổng logic TTL Bảng D2-1 Vaul Vall Vin nên nằm khoảng 0.99 cho mức logic thấp với IC1/a Vin nên nằm khoảng 0.79 cho mức logic thấp với IC2/a Vin nên nằm khoảng 0.99 cho mức logic thấp với IC3/a Kết đo IC1 IC3 tốt IC2 có lỗi khoảng trùng D2-1b: Đo dòng vào cổng logic TTL download by : skknchat@gmail.com Bảng D2-2 Ii R1i = +5V/I1ul R10i = R1ul/10 D2-1c: Đo mức lối cổng logic TTL Bảng D2-3 download by : skknchat@gmail.com IC1/a 3IC2/a IC3/a D2-1d: Khả mắc tải cổng logic TTL Bảng D2-4 Vc A B R=∞ R=R2=5K1 R=R3=1K download by : skknchat@gmail.com R=R4=510 0 1 1 Ngắt J1, nối J2 A 0 1 Nhận xét khả tải cổng logic trở tải nối đất D2-1e: Sơ đồ đo khả mắc tải điện dung cổng logic TTL Bảng D2-5 Vi(D) Vo(C) download by : skknchat@gmail.com Biểu diễn phụ thuộc (trục y) theo vào (trục x) Kết luận khả tải điện dung cổng logic: Khả tải điện dung cổng logic tốt Các đặc trưng cổng CMOS download by : skknchat@gmail.com D2-2a: Đo mức ngưỡng hoạt động cổng logic CMOS Bảng D2-6 download by : skknchat@gmail.com D2-2b: Đo mức lối cổng logic CMOS Bảng D2-7 IC1/a Vc ~ (1) Vc ~ (0) So sánh khoảng làm việc lối sơ đồ CMOS TTL Khoàng làm việc CMOS lớn TTL So sánh khoảng làm việc lối sơ đồ CMOS với TTL Mức lối CMOS lớn TTL download by : skknchat@gmail.com D2-2c: Sơ đồ đo công suất tiêu tán tĩnh cổng logic CMOS D2-2d: Sơ đồ đo công suất tiêu tán động cổng logic CMOS download by : skknchat@gmail.com Bảng D2-7 +VDD +5V +10V +15V Bảng D2-8 VDD = +3,5V Vi(D) 1,435 +3,5V Biểu diễn đồ thị đặc trưng truyền vi mạch CMOS chế độ nuôi khác nhau, trục y biểu diễn ra, trục x biểu diễn vào Nhận xét chọn nuôi +VDD để làm tốt đặc trưng truyền cho vi mạch CMOS Cả mức Vdd làm tố đặc trưng truyền cho vi mạch CMOS nhiên nên chọn mức Vdd nhỏ để giảm tiêu thụ điện download by : skknchat@gmail.com Biểu diễn đồ thị đặc trưng truyền vi mạch CMOS chế độ nuôi khác nhau, trục y biểu diễn ra, trục x biểu diễn vào Đặc trưng trễ cổng logic TTL D2-3a: Sơ đồ đo đặc trưng trễ cổng logic TTL td (6) = 800[ns] Thời gian trễ cho cổng logic TTL td (1) = td (6) / = 133 [ns] download by : skknchat@gmail.com D2-3b: Sơ đồ đo đặc trưng trễ cổng logic CMOS download by : skknchat@gmail.com (30)/30 Nhận xét ảnh hưởng nuôi +VDD lên giá trị trễ vi mạch CMOS Giá trị nguồn nuôi tăng => Độ trễ tăng Vi mạch logic trạng thái D2-4a: Cấu trúc sơ đồ vi mạch logic trạng thái Bảng D2-10 DS1 E 0 0 Giải thích nguyên tắc hoạt động Khi E bjt Q4 dẫn nên D3 D4 đóng nên Q1 Q2 đóng Q1 đóng dẫn đến Q5 đóng D4 đóng dẫn đến D6 mở, D6 mở dẫn đến Q3 làm việc chế độ bão hòa nên đèn sáng=> mức logic Khi E=0 mạch hoạt động trạng thái enabled mức logic tuân theo mạch NAND lối vào thông thường download by : skknchat@gmail.com D2-4b: Bộ chuyển đổi số liệu chiều trạng thái Bảng D2-11 download by : skknchat@gmail.com D2-4c: Bộ chuyển số liệu chiều trạng thái Bảng D2-12 A1 E=1 E=0 = B1 = B1 = Bảng D2-13 E=1 E=0 B1 =1 A1 A1 download by : skknchat@gmail.com = = download by : skknchat@gmail.com .. .Các dặc trưng cổng logic - TTL D2-1a: Đo mức ngưỡng hoạt động lối vào cổng logic TTL Bảng D2-1 Vaul Vall Vin nên nằm khoảng 0.99 cho mức logic thấp với... tốt Các đặc trưng cổng CMOS download by : skknchat@gmail.com D2-2a: Đo mức ngưỡng hoạt động cổng logic CMOS Bảng D2-6 download by : skknchat@gmail.com D2-2b: Đo mức lối cổng logic CMOS Bảng D2-7... Đặc trưng trễ cổng logic TTL D2-3a: Sơ đồ đo đặc trưng trễ cổng logic TTL td (6) = 800[ns] Thời gian trễ cho cổng logic TTL td (1) = td (6) / = 133 [ns] download by : skknchat@gmail.com D2-3b: