1 Câu 1 (2,0 điểm) a Sử dụng JK FF thiết kế bộ đếm nối tiếp (bộ đếm không đồng bộ) có giản đồ trạng thái như hình vẽ b Cho Q2Q1Q0 của bộ đếm nối với IC74138 như hình vẽ Hãy vẽ thêm cổng logic cần thiế[.]
ĐH BÁCH KHOA TP.HCM * KHOA ĐIỆN - ĐIỆN TỬ * BỘ MÔN ĐIỆN TỬ Điểm ĐỀ THI HK1 (2014-2015) Mơn: Kỹ thuật số Chữ kí giám thị Thời gian: 110 phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) HỌ TÊN: ……………………………………… MSSV: ………………… NHÓM: ……… SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ TRANG Câu (2,0 điểm) a Sử dụng JK-FF thiết kế đếm nối tiếp (bộ đếm không đồng bộ) có giản đồ trạng thái hình vẽ 001 Q2Q1Q0 000 J Pr Q 111 ck 100 101 110 K Cl Q b Cho Q2Q1Q0 đếm nối với IC74138 hình vẽ Hãy vẽ thêm cổng logic cần thiết để tạo tín hiệu điều khiển cho đèn LED: L1 L2 có quy luật sáng/tắt tuần hoàn theo dãy đếm bảng sau Biết đếm có trạng thái đầu Q2Q1Q0 = 000 Q2 Q1 Q0 Trạng thái đèn Led 000 Led tắt Led sáng Led tắt Led sáng Led tắt Led sáng Led tắt Led sáng Q2 C Y0 Q1 B Y1 Q0 A (lsb) Y2 L1 Y3 Y4 G1 Y5 G2A Y6 G2B Y7 L2 IC74138 Câu (2,0 điểm) Cho đếm Q2Q1Q0 có sơ đồ hình vẽ Hãy vẽ giản đồ trạng thái đếm cho biết đếm có cần xác định trạng thái đầu (reset) hay khơng? Nếu có vẽ thêm mạch xác định trạng thái đầu để đếm hoạt động theo vịng đếm có nhiều trạng thái (biết FF có ngõ vào Preset Clear tích cực thấp) Q2 Q0 Q1 J2 Q2 J1 Q1 K2 Q2 K1 Q1 CK J0 Q0 K0 Q0 Câu (1,0 điểm) Một hệ kiểu MOORE có ngõ vào X Y, ngõ Z Ngõ Z ngõ vào XY trước xung clock có tổng số bit Hãy thành lập bảng chuyển trạng thái rút gọn Biết trạng thái đầu (trạng thái reset) trạng thái S0 chưa có nhận bit Các trạng thái S1, S2, Chú thích số bit trạng thái Vd: XY = 00, 10, 00, 11, 00, 10, 01, 01, 11, 01, Z = 0, 0, 0, 1, 1, 0, 1, 1, 0, 0, Câu (2,0 điểm) Hệ thiết kế T-FF ROM hình vẽ ROM 23 x (bit) D3 Bảng nạp ROM Z1 A2 X D3 A2 A1 A0 D3 D2 D1 D0 Z2 (X Q1 Q2) (Z1 Z2 T1 T2) D2 0 1 Q1 T 0 1 0 A1 D1 T Q 0 1 1 0 0 CK 0 1 Q2 T 1 0 T Q D0 A0 1 0 1 1 1 0 0 CK CLK a Vẽ giản đồ trạng thái hệ b Nếu thay ROM PLA, vẽ thêm đường tích (AND) đánh dấu kết nối dãy AND dãy OR bên PLA X Q1 Q2 Z1 Z2 T1 T2 Câu (1,0 điểm) Hãy viết tiếp chương trình VHDL theo kiểu mô tả cấu trúc cho hệ cho câu LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY cau5 IS PORT ( X, CLK: IN std_logic; Z1, Z2 : OUT std_logic); END cau6; ARCHITECTURE thi OF cau5 IS COMPONENT rom_34 PORT ( A: IN std_logic_vector(2 downto 0); D: OUT std_logic_vector(3 downto 0)); END COMPONENT; COMPONENT t_ff PORT (T, CK: IN std_logic; Q: OUT std_logic); END COMPONENT; Câu (1,0 điểm) Chương trình VHDL mơ tả máy trạng thái: LIBRARY ieee; USE ieee.std_logic_1164.all; u2: PROCESS (x, ttht) BEGIN CASE ttht IS ENTITY cau_6 IS PORT (clk, x, rst: IN std_logic; z1, z2: OUT std_logic ); END cau_6 ; WHEN A => z1