Luận văn đánh giá vai trò và thiết kế lớp điện môi cực cổng dị cấu trúc trong các transistor hiệu ứng trường xuyên hầm có cấu trúc khác nhau

3 MỞ ĐẦU Một linh kiện điện tử xem tiềm cho mạch tích hợp công suất thấp transistor hiệu ứng trường xuyên hầm (TFET) độ dốc ngưỡng (SS) nhiệt độ phịng nhỏ nhiều so với giá trị 60 mV/decade Với độ dốc ngưỡng nhỏ, người ta hy vọng hiệu điện ngưỡng TFET giảm đáng kể để đảm bảo dòng mở hiệu điện tăng tốc đủ lớn trì dịng rị nhỏ Tuy vậy, chế xuyên hầm đồng thời lý khiến dịng mở TFET thấp xác suất xuyên hầm tương đối nhỏ Hơn nữa, cấu trúc TFET xuyên hầm điểm đặc trưng, xuyên hầm trạng thái mở chủ yếu xảy góc nhỏ cực nguồn điều giới hạn dòng xuyên hầm TFET Để cải thiện dịng mở, ngồi kỹ thuật liên quan đến vật liệu, người ta đề xuất nhiều kỹ thuật khác liên quan tới cấu trúc Trong số đó, cấu trúc điện môi cực cổng dị cấu trúc giúp tăng đáng kể dòng điện mở đồng thời làm giảm mạnh dòng rò lưỡng cực TFET Vả lại, kỹ thuật thực lớp cách điện cực cổng, hồn tồn kết hợp với kỹ thuật tiên tiến khác liên quan đến vùng thân hay vùng điện cực cổng để nâng cao đặc tính điện linh kiện Vì vậy, việc nghiên cứu đánh giá vai trò thiết kế lớp điện môi cực cổng dị cấu trúc cấu trúc TFET khác cần thiết Vì mức độ điều biến vùng kênh phụ thuộc vào bề dày ơ-xít tương đương lớp cách điện cực cổng, việc áp dụng mối nối dị cấu trúc lớp cách điện cực cổng gây thay đổi đột ngột độ biến điệu vùng kênh vị trí mối nối dị cấu trúc Sự khác biệt đột ngột tạo giếng định xứ vị trí mối nối Giếng định xứ vị trí điều kiện thích hợp phát huy vai trị việc làm giảm độ dốc ngưỡng tăng dòng mở linh kiện Trong đề tài này, nghiên cứu thiết kế lớp điện mơi cực cổng dị cấu trúc, từ đánh giá vai trị việc nâng cao đặc tính điện TFET có cấu trúc khác Các số điện môi cao thấp chất cách điện giả sử tùy chỉnh lựa chọn giá trị tỷ số thích hợp cho phát huy cao khả tăng dịng mở kỹ thuật điện mơi dị cấu trúc Tham số thiết kế vị trí mối nối dị cấu trúc khảo sát tất loại TFET khác để nghiên cứu chế, tính chất vai trị việc nâng cao đặc tính điện linh kiện Đối tượng nghiên cứu luận văn transistor hiệu ứng trường xuyên hầm với cấu trúc khác nhau, bao gồm: cấu trúc xuyên hầm điểm, xuyên hầm đường, cấu trúc khối cấu trúc thân mỏng lưỡng cổng Bề dày vật lý lớp cách điện cực cổng giữ đồng giá trị vừa đủ lớn (~ nm) để đạt mức cho phép dòng rò xuyên hầm trực tiếp qua cực cổng Vật liệu sử dụng InGaAs mà nồng độ In Ga thay đổi phù hợp mục đích nghiên cứu Các nghiên cứu dựa mơ đặc tính điện cho cấu trúc hai chiều linh kiện TFET Mô hai chiều thực dựa phần mềm mô MEDICI phát triển thương mại hóa công ty Synopsys Hoa Kỳ Đề tài giúp hiểu rõ vai trị ảnh hưởng điện mơi cực cổng dị cấu trúc tới đặc tính điện đưa tham số thiết kế phù hợp nhằm nâng cao đặc tính tắt-mở loại TFET có cấu trúc khác CHƯƠNG TỔNG QUAN TÀI LIỆU Trong khoảng năm cuối kỉ XX, hàng loạt sản phẩm công nghệ cao đời Các thiết bị điện tử đại có ý nghĩa lớn cánh mạng công nghệ góp phần nâng cao đời sống người Năm 1960, đời transistor hiệu ứng trường kim loại-ơxít bán dẫn (MOSFET) bước phát triển đột phá công nghệ điện tử Vào năm thập niên 90, MOSFET thu nhỏ đến kích thước nm với tốc độ làm việc cao nên nhanh chóng chiếm vai trị chủ đạo ngành công nghệ điện tử Tuy nhiên, thời đại công nghệ ngày nay, với yêu cầu cao thu nhỏ kích thước linh kiện MOSFET phải đối mặt với số vấn đề khó khăn khơng thể khắc phục dù áp dụng nhiều kỹ thuật tiên tiến Trong đó, TFET đánh giá linh kiện tiềm thay cho MOSFET Trong TFET, chế xuyên hầm qua vùng cấm chế thiết yếu để tạo trình vận chuyển hạt tải điện khai thác thành công Vậy nên chương này, luận văn giúp hiểu rõ chế hoạt động ưu điểm nhược điểm hai loại linh kiện 1.1 MOSFET VÀ GIỚI HẠN VẬT LÝ Trong đời sống đại ngày thiếu thiết bị điện điện tử Các thiết bị nói phổ biến khắp nơi có người tích cực hỗ trợ cho sống Sự phát triển khoa học công nghệ thật đem lại diện mạo cho sống Giờ đây, khơng biết tình hình xảy giới vài phút mà “gặp mặt” người thân, bạn bè dù cách xa nửa vịng Trái Đất Trong đó, vật liệu đóng vai trị quan trọng việc điều khiển thiết bị điện tử chất bán dẫn (semiconductor) Cơng nghiệp vi mạch bán dẫn mạch tích hợp (IC) trở thành ngành công nghiệp mũi nhọn nhiều quốc gia giới Năm 1940, phịng thí nghiệm Bell Labs, Ronssell B Ohl sản xuất thành công tinh thể Silicon, chất bán dẫn tiếng hoạt động chỉnh lưu Đây khởi đầu cho phát triển ngành bán dẫn sau Đến năm 1947, phịng thí nghiệm Bell Labs có bước phát triển đột phá khác John Bardeen Walter Houser Brattain phát minh transistor tiếp xúc điểm Germanium Đây cột mốc quan trọng nỗ lực tìm thiết bị thay cho ống chân không báo trước xuất thời đại transistor Tuy nhiên, thời điểm phát minh, transistor bị dịng rị lớn khơng thể làm việc nhiệt độ cao Sau đó, William Bradford Shockley phát triển transistor chuyển tiếp (junction transistor) transistor tiếp xúc lưỡng cực Sử dụng kỹ thuật này, Morgan Sparks - nhà hóa học Bell Labs thả viên tạp chất nhỏ vào Germanium nóng chảy trình phát triển tinh thể để tạo mối nối pn Năm 1950, Morgan Sparks Teal bắt đầu thêm hai viên tạp chất liên tiếp vào khối Germanium, lớp thứ có tạp chất loại p lớp thứ hai có tạp chất chất loại n tạo thành cấu trúc npn Các transistor chuyển tiếp có hiệu suất vượt xa transistor tiếp xúc điểm nên mơ hình transistor chuyển tiếp bắt đầu ứng dụng cho mạch điện tử để khuếch đại dòng, khuếch đại khuếch đại tín hiệu cơng suất Bell Labs công bố tiến vào ngày tháng năm 1951 họp báo Vài năm sau đó, transistor hiệu ứng trường Bell Labs sản xuất Với đóng góp cho nghiên cứu phát triển transistor, năm 1956 giải Nobel Vật lý trao đồng thời cho ba nhà khoa học W B Shockley, J Bardeen W H Brattain Sự đời transistor đánh dấu cho kỹ nguyên công nghệ rực rỡ bậc lịch sử lồi người ngành cơng nghệ bán dẫn sau phát triển cách nhanh chóng Tiêu biểu cho phát triển đời mạch tích hợp với linh kiện đơn giản tích hợp lên bề mặt Silicon gọi “chip” Trong ngành công nghệ ngày nay, hầu hết thiết bị điện tử giới chip IC Một chip nhỏ hệ thống vi mạch phức tạp Việc thiết kế chế tạo chip tổng hợp nhiều ngành khoa học công nghệ khác Năm 1960, công nghệ Epitaxial phát triển thành công mà transistor hiệu ứng trường kim loại-ơxít bán dẫn (MOSFET) sản xuất phịng thí nghiệm Bell Labs Năm 1963, công nghệ MOS (complementary metal-oxide-semiconductor) đời coi tảng Kim loại (Metal) Lớp ơ-xít tox Đế bán dẫn Hình 1.1 Phác họa cấu trúc tụ MOS cho phát triển rực rỡ bán dẫn Hiện nay, MOS công nghệ sử dụng để sản xuất IC MOSFET linh kiện quan trọng cơng nghệ MOS Kích thước MOSFET nhỏ, vi mạch chứa đến hàng triệu MOSFET, nên sử dụng rộng rãi ứng dụng mạch số [1] Vào năm thập niên 90, kích thước MOSFET thu nhỏ đến nanomet, tốc độ làm việc cao, chíp Silicon chế tạo đại trà giá thành thấp Vì mà thời gian dài, MOSFET đóng vai trị quan trọng cơng nghệ điện tử MOSFET có nguyên tắc hoạt động dựa hiệu ứng từ trường để tạo dịng điện [1], có cấu trúc bán dẫn nên cho phép điều khiển điện áp với dòng điều khiển cực nhỏ Trong đó, cấu trúc MOS (metal-oxidesemiconductor) ví “trái tim” MOSFET Cấu trúc MOS tương tự tụ điện phẳng phác họa hình 1.1 Cấu trúc MOS có cách lắng đọng lớp Silicon dioxide vật liệu điện môi khác đế (substrate) Silicon vật liệu bán dẫn khác Sau đặt lớp kim loại lớp điện môi cổng để tạo thành điện cực cổng [2] Kim loại nhơm số kim loại khác, hầu hết đa tinh thể có độ dẫn cao lắng đọng lớp ơ-xít [1] Trong tox độ dày lớp ơ-xít cổng (oxide thickness) Hình 1.2 phác họa cấu trúc MOSFET Từ hình 1.2 thấy cấu trúc MOSFET gồm ba điện cực: cực máng (Drain (D)), cực nguồn (Source (S)) cực cổng (Gate (G)) Cực cổng cực điều khiển Insulator Gate Source Drain n+ n+ p (a) Insulator Gate Source Drain p+ p+ n (b) Hình 1.2 Phác họa cấu trúc MOSFET (a) kênh n (b) kênh p cách ly hoàn toàn với cấu trúc bán dẫn cịn lại lớp điện mơi (insulator) mỏng có độ cách điện cực lớn SiO2 MOSFET có hai loại MOSFET kênh n (NMOS) MOSFET kênh p (PMOS) MOSFET kênh n có nguồn máng pha tạp loại n với nồng độ cao, thân pha tạp loại p với nồng độ thấp Trong đó, MOSFET kênh p có nguồn máng pha tạp loại p với nồng độ cao, thân pha tạp loại n với nồng độ thấp Thân gốc điện cực gắn liền với Kênh hình thành phía cổng hạt tải điện di chuyển nguồn máng qua kênh có chênh lệch điện nguồn máng MOSFET thuộc loại kênh n hay kênh p hạt tải điện đa số kênh Ở MOSFET kênh n, hạt tải điện đa số electron MOSFET kênh p hạt tải điện đa số lỗ trống MOSFET kênh n, máng đặt vào điện áp nguồn cấp nguồn thường nối đất để kéo điện áp máng xuống đất Ngược lại, với MOSFET kênh p, máng nối đất nguồn thường đặt vào điện áp nguồn cấp để kéo điện áp máng lên gần với điện áp cung cấp MOSFET hoạt động công tắc đơn giản Trong đó, MOSFET cơng tắc đóng cổng nối đất công tắc mở cổng nối với điện áp cấp [2] MOSFET hoạt động dựa nguyên lý vật lý cổ điển, với chế khuếch tán nhiệt truyền thống [2] Ở đây, ta sử dụng MOSFET kênh n để hiểu chế hoạt động MOSFET Khi hiệu điện cổng-nguồn Vgs thấp điện áp ngưỡng (VT) NMOS rào nhiệt kênh cao khiến phần lớn electron cực nguồn qua kênh đến cực máng, linh kiện trạng thái tắt MOSFET lý tưởng trạng thái tắt khơng có dịng điện nguồn máng Tuy nhiên, số electron có lượng lớn chảy từ nguồn đến máng tạo nên dòng ngưỡng Khi hiệu điện cổng-nguồn (Vgs) lớn điện áp ngưỡng, điện trường cực cổng cảm ứng mạnh tới khu vực kênh làm hạ rào nhiệt xuống thấp phần lớn electron cực nguồn dễ dàng tới cực máng để thiết lập trạng thái mở Hình 1.3 mơ tả chế phát xạ nhiệt MOSFET kênh n trạng thái tắt trạng thái mở Dòng dẫn (drain current ID)) MOSFET trạng thái mở xác định công thức [2]: Vds2   W  ID = nCox    (Vgs  VT )Vds     L  (1.1) Trong đó: µn độ linh động electron kênh, Cox điện dung lớp ơ-xít đơn vị diện tích, W chiều rộng cổng, L chiều dài cổng, Vds hiệu điện máng-nguồn (drain-to-source voltage) Điện dung lớp ơ-xít đơn vị diện tích tính sau [2]: Cox   ox tox (1.2) 10 N+ P N+ EC EV (a) Sự phát xạ nhiệt trạng thái tắt N+ P N+ EC EV (b) Sự phát xạ nhiệt trạng thái mở Hình 1.3 Giản đồ lượng MOSFET (a) trạng thái tắt (b) trạng thái mở Với εox số điện môi vật liệu điện mơi cổng Từ phương trình (1.1) (1.2) ta dễ dàng nhận thấy muốn tăng dòng dẫn MOSFET ta sử dụng vật liệu cổng có số điện môi cao, thay đổi cấu trúc cổng, giảm độ dày lớp ơ-xít cổng và/hoặc tăng điện áp cấp Nhưng việc tăng điện áp cấp không phù hợp với yêu cầu hiệu suất mạch tích hợp Trong 50 năm phát triển, với ưu điểm dễ chế tạo kích thước nhỏ, MOSFET sử dụng rộng rãi mạch IC đóng vai trị quan trọng ngành chế tạo linh kiện điện tử Nhưng kỹ thuật điện tử đại địi hỏi tích hợp nâng cao hiệu suất vi mạch nên số lượng 11 transistor mạch tăng lên theo cấp số nhân cần phải giảm kích thước transistor Tuy nhiên giảm kích thước MOSFET đến 50 nm, để đạt dòng mở mong muốn với điện nguồn cấp nhỏ, ta phải giảm điện môi cổng với độ dày ơ-xít tương đương (Equivalent Oxide Thickness (EOT)) khoảng 0.5-1 nm Nhưng lớp ơ-xít q mỏng, hiệu ứng kênh ngắn, hạt dẫn kênh xuyên hầm trực tiếp qua cổng, trình xuyên hầm qua rào điện mơi làm tăng dịng rị (leakage current) dẫn đến cơng suất hao phí thiết bị tăng theo [3] Bên cạnh đó, đặc tính tắt-mở linh kiện đo đại lượng độ dốc ngưỡng Độ dốc ngưỡng định nghĩa điện áp cổng cần thiết để tăng dòng dẫn lên decade 10 lần Do sử dụng chế khuếch tán nhiệt nên độ dốc ngưỡng nhiệt độ phòng MOSFET bị giới hạn 60 mV/decade Vì vậy, giảm điện áp cung cấp làm giảm tốc độ mạch Những giới hạn vật lý MOSFET thách thức vi mạch tích hợp giai đoạn Do đó, vấn đề cấp thiết việc thu nhỏ kích thước MOSFET phải đảm bảo dịng rị khơng đáng kể độ dốc ngưỡng nhỏ 60 mV/decade nhiệt độ phòng [4] Nhiều cấu trúc kỹ thuật tiên tiến nghiên cứu đưa vào sử dụng, nên MOSFET truyền thống có khả thu nhỏ xuống 100 nm sản xuất hàng loạt MOSFET với cấu trúc lưỡng cổng, đa cổng, cổng xung quanh,… Tuy nhiên, trường hợp lý tưởng điện mơi cổng độ dốc ngưỡng MOSFET giảm xuống 60 mV/decade nhiệt độ phòng Do giới hạn độ dốc ngưỡng nên điện nguồn cấp cho mạch không giảm xuống [5] dù áp dụng nhiều kỹ thuật tiên tiến Một số ý tưởng thiết kế FET điện nano [6], MOSFET treo [7], transistor hiệu ứng trường kim loại ơ-xít bán dẫn va chạm ion hóa … cho độ dốc ngưỡng nhỏ 60 mV/decade nhiệt độ phòng lại gặp phải nhiều bất lợi dòng rò cao, ảnh hưởng đến đặc tính tắt-mở (on-off switching) linh kiện, cần điện máng cao suốt trình hoạt động [8, 9] Do vậy, để giảm công suất tiêu thụ thu nhỏ linh kiện mà không giảm điện nguồn cấp tốn khó MOSFET nói riêng ngành cơng nghệ điện tử nói chung 12 1.2 ƯU ĐIỂM VÀ HẠN CHẾ CỦA TFET Trước khó khăn mà MOSFET truyền thống phải đối mặt, việc tìm thiết bị khác với kích thước nanomet thỏa mãn vấn đề dòng rò, dòng dẫn điện áp nguồn cấp cần thiết phát triển công nghệ điện tử ngày Các nghiên cứu chuyên sâu dẫn đến đời linh kiện hứa hẹn khắc phục nhược điểm MOSFET TFET [10] TFET nghiên cứu Tetsuya Baba transistor xuyên hầm bề mặt công bố vào năm 1992 TFET chứng minh mô thực nghiệm hoạt động bình thường dù kích thước nhỏ (chiều dài cổng khoảng 0.1 µm) độ dốc ngưỡng thấp 60 mV/decade Hình 1.4 mơ tả đặc tính dịng-thế MOSFET TFET Hình 1.4 hiển thị, độ dốc ngưỡng TFET thấp so với MOSFET nhiệt độ phòng Cấu trúc ban đầu TFET gần giống với MOSFET cực nguồn máng TFET pha tạp khác loại TFET đơn diode p-in hoạt động trạng thái phân cực ngược với cổng điện môi điều khiển dòng xuyên hầm nằm vùng bán dẫn nội (intrinsic) [2] Hình 1.5 minh họa cấu trúc linh kiện TFET đơn cổng dựa vật liệu Silicon có cực nguồn cực máng pha tạp khác với nồng độ cao đột ngột Giống MOSFET, TFET có hai loại TFET loại n TFET loại p TFET loại n có máng pha tạp loại n, nguồn pha tạp loại p Ngược lại, TFET loại p có máng pha tạp loại p, nguồn pha tạp loại n Kênh chất bán dẫn nội pha tạp loại p loại n Ngoài ra, cực nguồn cực máng TFET pha tạp với nồng độ cao kênh pha tạp với nồng độ thấp Bên cạnh đó, kênh tách khỏi điện cực cổng tương tự MOSFET thông thường TFET gọi loại n hay loại p phụ thuộc vào loại hạt tải điện đa số kênh Với TFET loại n: nguồn nối đất, điện áp dương đặt vào máng điện cực cổng, hạt tải điện chiếm ưu kênh electron TFET trạng thái mở Còn với TFET loại p: nguồn nối đất, điện áp âm đặt vào máng điện cực cổng, TFET trạng thái mở hạt tải điện chiếm ưu kênh lỗ trống [2] 79 Với linh kiện TFET cấu trúc khối, độ dốc ngưỡng xác định xuyên hầm gần cổng dịng tắt bị chi phối xun hầm phía xa cổng Nhưng với DG-TFET thân mỏng, cực cổng điều khiển lên toàn vùng kênh nên độ dốc ngưỡng dòng tắt xác định xuyên hầm gần cổng Vì độ dốc ngưỡng dịng tắt DG-TFET có biến đổi tương quan thay đổi độ dài kênh Do mục này, ta khảo sát độ dốc ngưỡng mà khơng khảo sát dịng tắt Ngồi độ dốc ngưỡng dịng tắt DIBT yếu tố quan trọng hiệu ứng kênh ngắn Vậy nên để đánh giá hiệu ứng kênh ngắn DG-TFET, ta so sánh thay đổi độ dốc ngưỡng DIBT HGD-DG TFET UGDDG TFET với độ dài kênh khác thể qua hình 3.22 Quan sát hai đồ thị hình 3.22 ta thấy, thay đổi độ dốc ngưỡng DIBT theo độ dài kênh HGD-DG TFET UGD-DG TFET tương tự Ngoài ra, khu vực đồ thị phẳng hiệu ứng kênh ngắn khơng đáng kể cịn khu vực dốc hiệu ứng kênh ngắn nghiêm trọng Trong đó, hiệu ứng kênh ngắn HGD-DG TFET bắt đầu nghiêm trọng độ dài kênh 25 nm UGD-DG TFET 20 nm Ngoài ra, kênh ngắn độ dốc ngưỡng DIBT HGD-DG TFET ln lớn UGD-DG TFET có độ dài kênh Một ưu điểm TFET so với MOSFET độ dốc ngưỡng nhỏ 60 mV/decade Nhưng chỗ khu vực dốc cao, độ dốc ngưỡng HGD-DG TFET lớn 60 mV/decade DIBT lớn 75 mV/V Vì độ dốc ngưỡng DIBT lớn nên HGD-DG TFET có độ dài kênh ngắn khơng phù hợp với ứng dụng lượng thấp Do nói, kỹ thuật điện mơi cực cổng dị cấu trúc giúp cải thiện dòng mở lại làm giảm điều kiện khác DG-TFET 3.4.2 Ảnh hưởng thông số điện môi cực cổng dị cấu trúc đến hiệu ứng kênh ngắn Như nói trên, lớp điện mơi cực cổng có vai trị quan trọng việc xác định đặc tính điện TFET Tuy nhiên, có phần điện mơi gần chuyển tiếp nguồn-kênh xác định dòng mở phần điện mơi gần chuyển tiếp máng-kênh xác định dịng lưỡng cực trạng thái tắt Như vậy, 80 Subthreshold Swing (mV/Dec) 140 Double-Gate TFETs 120 100 80 : Uniform-Dielectric (High-k) 60 : Hetero-Dielectric (EOT Ratio = 10) 40 20 (a) 0 10 20 30 40 50 60 70 Channel Length (nm) 140 Double-Gate TFETs 120 DIBT (mV/V) 100 : Uniform-Dielectric (High-k) 80 : Hetero-Dielectric (EOT Ratio = 10) 60 40 20 (b) 0 10 20 30 40 50 60 70 Channel Length (nm) Hình 3.22 Đồ thị biểu diễn thay đổi (a) độ dốc ngưỡng (b) DIBT HGD-DG TFET UGD-DG TFET vào độ dài kênh dòng mở, độ dốc ngưỡng hiệu ứng kênh ngắn bị ảnh hưởng toàn lớp điện mơi từ nguồn đến máng Do đó, thơng số quan trọng liên quan đến việc thiết kế lớp điện môi cực cổng dị cấu trúc TFET vị trí chuyển tiếp dị cấu trúc phía nguồn/máng tỷ số EOT vật liệu điện môi thấp/điện môi cao Để tối ưu dịng mở HGD-DG TFET vị trí chuyển tiếp dị cấu trúc phía nguồn Xsh = nm Vì vậy, mục này, luận văn tìm Drain Current (A/m) 81 10 -3 10 -4 10 -5 10 -6 10 -7 10 -8 10 -9 10 -10 10 -11 10 -12 10 -13 (a) HGD-DG TFETs EOT Ratio: 10 Channel Length: 20 nm Shift H-Junction to Drain: Xdh= 8, 15, 20, 25, 30 nm -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 Gate-to-Source Voltage (V) 1.2 BTBT Rate [Log (cm-3s-1)] HGD-DG TFETs Electron Energy (eV) 0.9 0.6 Source 0.3 -0.6 Xdh = nm 22 High-k 20 18 Tunnel Width High-k 10 15 Distance to Source (nm) Vgs = V (b) -0.9 -20 Low-k High-k Xdh = 25 nm Xdh = : nm : 25 nm Low-k 24 16 0.0 -0.3 High-k 26 Drain -10 10 20 30 40 50 60 Distance to Source (nm) Hình 3.23 (a) Đặc tính dịng-thế (b) giản đồ lượng HGD-DG TFET với giá trị Xdh khác hiểu ảnh hưởng vị trí chuyển tiếp dị cấu trúc phía máng X dh đến hiệu ứng kênh ngắn linh kiện HGD-DG TFET 3.4.2.1 Ảnh hưởng chuyển tiếp dị cấu trúc phía máng Xdh đến hiệu ứng kênh ngắn Để tìm hiểu ảnh hưởng thơng số Xdh đến hiệu ứng kênh ngắn HGD-DG TFET, ta tìm hiểu đặc tính dịng-thế giản đồ lượng trạng 82 thái tắt HGD-DG TFET có độ dài kênh 20 nm với giá trị Xdh khác thể hình 3.23 Giá trị Xdh tối thiểu lựa chọn nghiên cứu nm Xdh < nm dịng mở giảm đáng kể làm ảnh hưởng đến hiệu suất linh kiện [58] Hình 3.23 (a) cho thấy, dịng mở khơng thay đổi Xdh tăng Bên cạnh đó, Xdh tăng từ nm đến 25 nm độ dốc ngưỡng giảm độ dốc ngưỡng đạt cực tiểu X dh = 25 nm Ngồi ra, dịng lưỡng cực trạng thái tắt giảm đáng kể X dh lớn Bởi chiều dài kênh nghiên cứu 20 nm nên Xdh lớn phần điện mơi cao chồng phủ phía cực máng giúp liên kết cổng máng tăng cường Đáng ý, Xdh = nm hiệu ứng kênh ngắn nghiêm trọng Xdh > 25 nm việc loại trừ hiệu ứng kênh ngắn bão hòa Để hiểu suy giảm độ dốc ngưỡng Xdh ngắn, ta quan sát giản đồ lượng tốc độ xuyên hầm qua vùng cấm trạng thái ngưỡng HGD-DG TFET với hai giá trị Xdh = nm Xdh = 25 nm thể hình 3.23 (b) Theo hình 3.23 (b), TFET có Xdh = 25 nm có độ rộng rào xuyên hầm lớn so với TFET có Xdh = nm Bởi vì, Xdh = 25 nm điện mơi cao mở rộng phía máng nên trường cổng điều khiển mạnh mẽ lên toàn khu vực kênh Lúc này, khu vực kênh hình thành mặt phẳng làm độ rộng rào xuyên hầm lớn Mặt khác, hình 3.23 (b) thể hiện, tốc độ xuyên hầm qua vùng cấm trạng thái ngưỡng HGD-DG TFET có Xdh = nm lớn nhiều so với linh kiện loại có X dh = 25 nm Vậy nên, dòng lưỡng cực linh kiện có Xdh = nm lớn so với Xdh = 25 nm Như vậy, hiệu ứng kênh ngắn HGD-DG TFET có Xdh = 25 nm bị triệt tiêu đáng kể Để hiểu chi tiết ảnh hưởng thông số X dh đến hiệu ứng kênh ngắn, ta quan sát đồ thị biểu diễn thay đổi độ dốc ngưỡng DIBT theo Xdh linh kiện HGD-DG TFET có độ dài kênh Lg khác thể hình 3.24 Ta dễ dàng nhận thấy, thay đổi độ dốc ngưỡng DIBT thay đổi vị trí chuyển tiếp dị cấu trúc phía máng hai đồ thị hình 3.24 tương tự Đáng ý, độ dốc ngưỡng DIBT HGD-DG TFET bão hịa vị trí Xdh = Lg + nm biên dạng khu vực kênh không bị chi phối phần điện môi cách xa 83 Subthreshold Swing (mV/Dec) 80 HGD-DG TFETs 70 60 Lg (nm) = 15 50 40 20 30 25 20 30 (a) 10 10 15 20 25 30 35 40 Xdh (nm) 80 HGD-DG TFETs 70 DIBT (mV/V) 60 50 Lg (nm) = 15 40 30 20 20 25 10 30 (b) 10 15 20 25 30 35 40 Xdh (nm) Hình 3.24 Đồ thị biểu diễn phụ thuộc (a) độ dốc ngưỡng (b) DIBT vào Xdh HGD-DG TFET có độ dài kênh khác kênh nm Nhưng vị trí Xdh < Lg + nm độ dốc ngưỡng DIBT tăng Xdh giảm Điều xảy với giá trị độ dài kênh Ngồi hình 3.24 thể hiện, Xdh < Lg + nm hiệu ứng kênh ngắn phụ thuộc mạnh vào Xdh Lg Cụ thể, vị trí Xdh hiệu ứng kênh ngắn nghiêm trọng Lg ngắn giá trị Lg hiệu ứng kênh ngắn nghiêm trọng Xdh ngắn Như vậy, ta cần Xdh dài 84 để triệt tiêu hiệu ứng kênh ngắn Mặc dù Xdh dài làm giảm dòng mở kênh điều khiển cổng nên việc tăng cường dịng mở kỹ thuật điện mơi cực cổng dị cấu trúc phía máng hạn chế Dó đó, X dh dài lựa chọn để triệt tiêu hiệu ứng kênh ngắn 3.4.2.2 Ảnh hưởng tỷ số EOT vật liệu điện môi thấp/điện môi cao đến hiệu ứng kênh ngắn Để tìm hiểu ảnh hưởng tỷ số EOT vật liệu điện môi thấp/điện môi cao lớp ơ-xít cổng đến hiệu ứng kênh ngắn, ta tìm hiểu thay đổi độ dốc ngưỡng DIBT theo tỷ số EOT HGD-DG TFET có độ dài kênh vị trí chuyển tiếp dị cấu trúc phía máng khác Kết khảo sát mục trước, giá trị tỷ số EOT, thay đổi độ dốc ngưỡng DIBT theo thơng số Xdh Lg có tương quan với Vì vậy, mục ta khảo sát thay đổi DIBT theo tỷ số EOT hiển thị hình 3.25 Mặt khác, dòng mở HGD-DG TFET tối ưu Xdh = nm hiệu ứng kênh ngắn bão hòa Xdh tối ưu thỏa mãn điều kiện Xdh – Lg = nm Do đó, khảo sát ảnh hưởng tỷ số EOT đến hiệu ứng kênh ngắn HGD-DG TFET, ta so sánh DIBT linh kiện vị trí chuyển tiếp dị cấu trúc phía máng Xdh = nm Xdh thỏa mãn điều kiện Xdh – Lg = nm Hình 3.25 cho thấy, DIBT giảm tăng tỷ số EOT với giá trị Lg Xdh Ngoài ra, tỷ số EOT nhỏ DIBT giảm nhanh cịn tỷ số EOT lớn DIBT bão hịa Giới hạn tỷ số EOT để DIBT bão hòa khoảng 15-20 Vật liệu điện môi cao làm tăng điều khiển cổng Do đó, tỷ số EOT nhỏ độ dốc ngưỡng DIBT nghiêm trọng tỷ số EOT lớn (EOT lớp điện mơi cao giảm) điều khiển cổng lên kênh giảm nên độ dốc ngưỡng DIBT giảm Như vậy, vật liệu điện mơi cao có vai trị quan trọng việc ngăn chặn hiệu ứng kênh ngắn So sánh đồ thị hình 3.25 (a) (b) ta thấy, Lg < 30 nm HGD-DG TFET có Xdh thỏa mãn Xdh – Lg = nm có DIBT nhỏ so với linh kiện loại có Xdh = nm tỷ số EOT Ngoài ra, độ dài kênh ngắn tỷ số EOT ảnh hưởng đến DIBT nhiều Như HGD-DG TFET, vị trí 85 320 Lg (nm) = 15 DIBT (mV/V) 240 (a) HGD-DG TFETs Xdh= nm 20 160 25 80 30 0 10 15 20 Low/High-k EOT Ratio 160 HGD-DG TFETs DIBT (mV/V) 120 (b) Lg (nm) = 15 Xdh – Lg = nm 80 20 40 25 30 0 10 15 20 Low/High-k EOT Ratio Hình 3.25 Đồ thị biểu diễn phụ thuộc DIBT vào tỷ số EOT vật liệu điện môi thấp/điện môi cao linh kiện HGD-DG TFET (a) Xdh = nm (b) Xdh tối ưu thỏa mãn điều kiện Xdh – Lg = nm chuyển tiếp dị cấu trúc phía máng tỷ số EOT đồng thời thiết kế tối ưu để triệt tiêu hiệu ứng kênh ngắn cách hiệu 86 KẾT LUẬN VÀ KIẾN NGHỊ Luận văn khảo sát chế giảm dòng rò lưỡng cực linh kiện TFET cấu trúc khối có điện mơi cực cổng dị cấu trúc Bên cạnh đó, ảnh hưởng thơng số vị trí chuyển tiếp dị cấu trúc phía nguồn X sh, vị trí chuyển tiếp dị cấu trúc phía máng Xdh tỷ số EOT lớp vật liệu có số điện mơi thấp/điện mơi cao đến việc nâng cao dịng mở hiệu ứng kênh ngắn số loại linh kiện HGD-TFET nghiên cứu Với khảo sát, đặc tính điện HGD-TFET với UGD-TFET kích thước vật lý so sánh với Luận văn góp phần làm sáng tỏ vai trị ảnh hưởng kỹ thuật điện môi cực cổng dị cấu trúc tới đặc tính điện đưa tham số thiết kế phù hợp nhằm nâng cao đặc tính tắt-mở HGD-TFET có cấu trúc khối, cấu trúc lưỡng cổng cấu trúc xuyên hầm đường Kết cho thấy, việc sử dụng vật liệu có số điện mơi thấp phía cực máng vật liệu có số điện mơi cao phía cực nguồn HGD-TFET giúp giảm dòng rò lưỡng cực tăng dòng mở hiệu Đặc biệt, linh kiện HGDTFET có thông số Xsh, Xdh tỷ số EOT thiết kế tối ưu giúp nâng cao dịng mở đáng kể Bên cạnh đó, kỹ thuật điện mơi dị cấu trúc không ảnh hưởng đến hiệu ứng kênh ngắn TFET có cấu trúc khối lại gây hiệu ứng kênh ngắn nghiêm trọng TFET có cấu trúc lưỡng cổng Như vậy, việc nghiên cứu kỹ thuật điện mơi dị cấu trúc có ý nghĩa quan trọng việc nâng cao đặc tính hoạt động TFET Ảnh hưởng vị trí chuyển tiếp dị cấu trúc phía nguồn vị trí chuyển tiếp dị cấu trúc phía máng đến HGD-TFET luận văn khảo sát cách độc lập Trên thực tế, hai vị trí chuyển tiếp dị cấu trúc có ảnh hưởng đến đặc tính điện TFET Vậy nên, việc nghiên cứu tác động qua lại hai vị trí cần xem xét cẩn thận 87 CƠNG TRÌNH CỦA TÁC GIẢ CĨ LIÊN QUAN ĐẾN LUẬN VĂN [1] Nguyen Dang Chien, Huynh Thi Hong Tham, Luu The Vinh, Chun-Hsing Shih, "Influence of hetero-gate dielectrics on short-channel effects in scaled tunnel field-effect transistors," Submitted to Current Applied Physics (ISI) 88 TÀI LIỆU THAM KHẢO [1] PGS TS Đinh Sỹ Hiền, 2007, Linh kiện bán dẫn, Nhà xuất Đại học Quốc Gia TP Hồ Chí Minh, tr 171-174 [2] Saurabh S., Kumar M.J., 2016, Fundamentals of tunnel field effect transistors, CRC Press, Taylor & Francis Group, pp 3-60 [3] Lu W-Y., Taur Y., 2006, On the scaling limit of ultrathin SOI MOSFETs, IEEE Trans Electron Devices, 53(5), pp 1137-1141 [4] Frank D.J., Dennard R.H., Nowak E., Solomon P.M., Taur Y., Wong A.S.P., 2001, Device scaling limit of Si MOSFETs and their application depen-dences, Proc Of the IEEE, 89(3), pp 259-288 [5] Lin B.J., 2012, Lithography till the end of Moore’s law, Proc Of the ACM Int Symp On Physical Design (ISPD), pp 1-2 [6] Kam H., Lee D.T., Howe R.T., King T.-J, 2005, A new nano-electromechanical field effect transistor (NEMFET) design for low-power electronics, IEDM Tech Dig., pp 463-466 [7] Abele N., Fritschi N., Boucart K., Casset F., Ancey P., Ionescu A.M., 2005, Suspended-gate MOSFET: Bringing new MEMS functionality into solid-state MOS transistors, IEDM Tech, Dig., pp 1075-1077 [8] Choi W.Y., Song J.Y., Lee J.D., Park Y.J., Parkv, 2005, 100-nm n-/pchannel I-MOS using a novel self-aligned structure, IEEE Electron Device Lett., 26(4), pp 261-263 [9] Chan B.S., Mohd Z.H., Ismail S., 2012, Low power high performances analysis of impact ionization MOSFET (IMOS) device, Proceeding of the 10th Seminar of Science & Technology, 1(2), pp 71-77 [10] Choi W.Y., Song J.Y., Lee J.D., Park Y.J., Park B.-G., 2005, 70-nm impact-ionization metal-oxide-semiconductor (I-MOS) devices integrated with tunneling field-effect transistors (TFETs), IEDM Tech, Dig., pp 975-978 89 [11] Boucart K., Ionescu A.M., 2007, Length scaling of the double gate tunnel FET with a high-k dielectric, Solid-State Electron 51(11-12), pp 1500-1507 [12] Zhang Q., Shao W., Seabaugh A., 2006, Low-subthreshold-swing tunnel transistors, IEEE Electron Device Lett., 27(4), pp 297-300 [13] Choi W.Y., Park B.-G., Lee J.D., Liu T.-J.K., 2007, Tunneling fielld effect transistors (TFETs) with subthreshold swing (SS) less than 60 mV/dec, IEEE Electron Device Lett., 28(8) [14] Joen K., et al., 2010, Si tunnel transistors with a novel silicided source and 46 mV-dec swing, IEEE Symp on VLSI Technology Digest of Technical Papers, 978(1), pp 4244-7641 [15] Bhuwalka K.K., Schulze J., Eisele I., 2004, Performance enhancement of vertical tunnel field-effect transistors with SiGe in the δp+ layer, Jpn J Appl Phys., 43(7A), pp 4073-4078 [16] Zhan Z., Huang Q., Huang R., Jiang W., Wang Y., 2012, A tunnelinduced injection field-effect transistors with steep subthreshold slope and high on-off current ratio, Appl Phys Lett., pp 100, 113512 [17] Huang Q., Huang R., Zhan Z., Wu C., Qiu Y., Wang Y., 2012, Performance impro-vement of Si Pocket-Tunnel FET with steep subthreshold slope and high ION/IOFF ratio, IEEE 987(1) [18] Wang P.F., 2004, Complementary tunneling transistors for low power application, Ph D Thesis, University of Munich, Germany, pp [19] Knoll L., Schmidt M., Zhao Q.T., Trellenkamp S., Schafer A., Bourdelle K.K., Mantl S., 2013, Si tunneling transistors with high-on-currents and slopes of 50 mV/dec using segregation doped NiSi2 tunnel junctions, Solid State Electron (84), pp 211-215 [20] Physics of Semiconductor Devices, 1st ed New York: Wiley, 1969 90 [21] Knoch J., Appenzeller J., 2008, Tunneling phenomena in carbon nanotube field-effect transistors, Physica Status Solidi (a), 205(4), pp 679-694 [22] Boucart K and Ionescu A.M., 2007, Double-gate tunnel FET with highk gate dielectric, IEEE Trans Electron Devices, 54, pp 1725-1733 [23] Lee M.J., Choi W.Y., 2012, Effects of Device Geometry on HeteroGate-Dielectric Tunneling Field-Effect Transistors, IEEE Electron Devices Lett., 33(10) [24] Ahish S., Sharma D., Kumar Y.B.N., Vasantha M.H., 2016, Performance enhancement of novel InAs/Si hetero double-gate tunnel FET using Gaussian doping, IEEE Trans Electron Devices, 63(1), pp 288-295 [25] Mehta, et al., 2016, III-V Tunnel FET model with closed-form analytical solution, IEEE Trans Electron Devices, 63(5), pp 2163-2168 [26] Wang W., Sun Y., Wang H., Xu H., Xu M., Jiang S., Yue G., 2016, Investigation of light doping and hetero gate dielectric carbon nanotube tunneling field-effect transistor for improved device and circuit-level performance, College of Electronic Science Enginee-ring, Nanjing University of Posts and Telecommunications Nanjing 210023 [27] Toh E.-H., Wang G.H., Chan L., Samudra G., Yeo Y.-C., 2007, Device physics and design of double-gate tunneling field-effect transistors by Silicon film thickness optimization, Appl Phys Lett., 90(26), 263507 [28] Kao K.-H., Verhulst A S., Vandenberghe W.G., Meyer K.D., 2013, Counterdoped Pocket Thickness Optimization of Gate-on-Source-Only Tunnel FETs, IEEE Trans Electron Devices, 60(1) [29] Chien N.D., Shih C.-H., 2017, Oxide thickness-dependent efects of source doping profle on the performance of single- and doublegate tunnel feld-efect transistors, Superlattices Microstruct 102, pp 284– 299 91 [30] Noor S.L., Safa S., Khan M.D.Z.R., 2017, A silicon-based dual-material double-gate tunnel feld-efect transistor with optimized performance, Int J Numer Model Electron Netw Devices Fields 30, e2220 [31] Vandenberghe W.G., Verhulst A.S., Groeseneken G., Soree B., Magnus W., 2008, Analytical model for point and line tunneling in a tunnel feldefect transistor, International Conference on Simulation of Semiconductor Processes and Devices (SISPAD), pp 137–140 [32] Chien N.D., Shih C.H., Chen Y.H., Thu N.T., 2016, Diferent scalabilities of N- and P-type tunnel feld-efect transistors with Si/SiGe heterojunctions, International Conference on Electronics, Information and Communications (ICEIC), pp 10–13 [33] Kumar S., Baral K., Chander S., Singh P.K., Singh B., Jit S., Performance Evaluation of Double Gate III-V Heterojunction Tunnel FETs with SiO2/HfO2 Gate Oxide Structure, Deparrtment of Electronics Engineering Indian Institute of Technology (BHU), Varanasi India [34] SILVACO International, Santa Clara, ATHENA/ATLAS User’s Manual, 2012 CA 95054, USA, [35] Choi W.Y and Lee W., 2010, Hetero-gate-dielectric tunneling fieldeffect transistors, IEEE Trans Electron Devices, 57(9) [36] Choi W.Y., Lee H.K., 2016, Demonstrtion of hetero-gate-dielectric tunneling field-effect transistors (HG TFETs), Nano Convergence, 3, pp 13 [37] Lee G., Choi W.Y., 2013, Dual-dielectric-constant spacer hetero-gatedielectric tunneling field-effect transistors, Semicond Sci Techno-logy, 28, 052011 [38] Esaki L., 1958, New Phenomenon in Narrow Germanium p-n Junctions,” Physical Review, 109, pp 603-604 [39] Zener C., 2018, A theory of the electrical breakdown of solid dielectrics, in Proc R Soc Lond A, 145(855), pp 523-529 92 [40] Keldysh L., 1958, Behavior of non-metallic crystals in strong electric fields, Sov Phys JETP, 6(4), pp 763-770 [41] Kane E.O., 1959, Zener tunneling in semiconductors, J Phys Chem Solids, 12(2), pp 181-188 [42] Griffiths D.J., 2005, Introduction to Quantum Mechanics: 2nd Edition, Prentice Hall, Upper Saddle River, pp.315 [43] Griffiths D.J., 1994, Introduction to Quantum Mechanics, Prentice Hall, New Jersey, pp 274-297 [44] Sze S.M., 1981, Physics of Semiconductor Devices, nd Edition, John Wiley & Sons, New York [45] Kittle C., 1981, Introdution to Solid State Physics, th Edition, John Wiley & Sons, New York, pp 317 [46] Fischetti M.V., O’Regan T.P., Narayanan S., Sachs C., Seonghoon J., Kim J., Zhang Y., 2007, Theoretical study of some physical aspects of electronic transport in nMOSFETs at the 10-nm gate-length, Transactions on Electron Devices, 54(9), pp.2116-2136 [47] Flietner H., 1972, The E(k) relation for a two-band scheme of semiconductors and the application to the metal-semiconductor contact, Physica Status Solidi (b), 54, pp.201-208 [48] Wang S., 1989, Fundamentals of Semiconductor Theory and Device Physics, Prentice-Hall, pp.484-491 [49] Moll J.L., 1970, Physics of Semiconductors, McGraw-Hill, New York, pp 252 [50] Khayer M.A., Lake R.K., 2009, Driver currents and leakage currents in InSb and InAs nanowire and carbon Nanotube band-to-band tunneling FETs, IEEE Electron Dev Lett., 30(12), pp 1257-1259 [51] Luisier M., Klimeck G., 2010, Simulation of nanowire tunneling transistors: From the Wentzel-Kramers-Brillouin approximation to fullband phonon-assisted tunneling, J Appl Phys., 107(8) 93 [52] Kane E.O., 1961, Theory of tunneling, J Appl Phys., 31(1), pp 83-91 [53] Hoàng Sỹ Đức, 2017, Đánh giá mẫu xuyên hầm qua vùng cấm mơ hình cho transistor trường xun hầm đường, Luận văn Thạc sỹ Vật lý kỹ thuật, Đại học Đà Lạt, tr 16-24 [54] Synopsys MEDICI User’s Manual, Synopsys Inc., Mountain View, CA, 2010 [55] Q Smet, et al., 2014, InGaAs tunnel diodes for the calibration of semiclassical and quantum mechanical band-to-band tunneling models J Appl Phys., 115, 184503 [56] Nguyễn Thị Thu, 2017, Nghiên cứu hiệu ứng kênh ngắn transistor trường xuyên hầm với cấu trúc dị chất Si/SiGe sử dụng phương pháp mô hai chiều, Luận văn Thạc sỹ Vật lý kỹ thuật, Đại học Đà Lạt, tr 19-22 [57] Shih C.-H., Chien N.D., 2014, Design and modeling of line-tunneling feld-efect transistors using low-bandgap semiconductors, IEEE Trans Electron Devices 61, pp 1907–1913 [58] Shih C.-H., Chien N.D., Tran H.-D., Chuan P.V., 2020, Device Physics and Design of Hetero-Gate Dielectric Tunnel Field-Effect Transistors with Different High/Low-k EOT ratios, Appl Phys A [59] Omura Y., Izumi K., 1996, Quantum mechanical influences on shortchannel effects in ultra-thin MOSFET/SIMOX devices, IEEE Electron Device Lett 17, pp 300-302 [60] Wang P.F., 2004, Complementary tunneling transistor for low power application, Ph.D Thesis, University of Munich, Germany, pp 54-56 ... nhằm đánh giá so sánh vai trị kỹ thuật điện mơi cực cổng dị cấu trúc loại TFET có cấu trúc khác như: cấu trúc xuyên hầm điểm, xuyên hầm đường, cấu trúc khối cấu trúc thân mỏng lưỡng cổng Các đánh. .. cứu luận văn transistor hiệu ứng trường xuyên hầm với cấu trúc khác nhau, bao gồm: cấu trúc xuyên hầm điểm, xuyên hầm đường, cấu trúc khối cấu trúc thân mỏng lưỡng cổng Bề dày vật lý lớp cách điện. .. khiển cổng lên vùng kênh, người ta kết hợp kỹ thuật cấu trúc vật liệu để tạo cấu trúc điện môi cực cổng dị cấu trúc Vì chương này, đề tài đánh giá so sánh vai trò kỹ thuật điện môi cực cổng dị cấu