ĐHBK Tp HCM–Khoa ĐĐT–BMĐT MH: Xử lý tín hiệu số với FPGA GVPT: Hồ Trung Mỹ Đáp số đáp án Bài tập ôn kiểm tra giũa học kỳ – AY1112-S2 co ng c om 1) (Ch2 Prob 1) ĐS T = 3.5 u.t 2) (Ch2 Prob 3) Với DFG hình 2.16, thời gian tính tốn phép cộng TA = 1.u.t phép nhân TM = u.t Tính giới hạn lặp DFG quan sát giải thuật LPM ng th Các nút vòng 1, 3, 1, 4, Giới hạn vòng (u.t.) (1+2+1)/1 = (2+1+1)/2 = du o Vịng thứ an Hình 2.14 The biquad filter NX: Ta khảo sát vịng mà thơi, cần khảo sát vịng tạo nút 1 a) Phương pháp quan sát: Như giới hạn lặp T = max(các gh vòng) = u.t cu u b) Giải thuật LPM Theo bước sau: S1 Xây dựng giản đồ delay Gd từ DFG vòng hồi tiếp nút 1,2,3 S2 Xây dựng ma trận L(1) DSP_FPGA–ĐS hay đáp án BT ôn KTGHK–AY1112-S2–trang 1/5 CuuDuongThanCong.com https://fb.com/tailieudientucntt S3 Xây dựng ma trận L(2) L(3) c om S4 Tính giới hạn lặp T: cu u du o ng th an co ng 3) (Ch2 Prob 4) Với DFG hình 2.15, thời gian tính tốn phép cộng TA = 1.u.t phép nhân TM = u.t Tính giới hạn lặp DFG quan sát giải thuật LPM ĐS T = u.t 4) (Ch3 Prob 7) Xét lọc FIR bậc 6: y(n) = ax(n) + bx(n-4) + cx(n-6) a) Vẽ sơ đồ khối mạch chu kỳ xung nhịp TCLK = TM + TA (TM thời gian tính tốn nhân TA thời gian tính tốn cộng) b) Vẽ kiến trúc khối cấu trúc a) với kích thước khối Sắp xếp lại kiến trúc cho chu kỳ xung nhịp TCLK = (TM + TA)/4 Giả sử TM = 3TA Bài giải a) Sơ đồ khối mạch Sơ đồ dẫn đến Tsample = TM + 2TA Ta vẽ sơ đồ khối chuyển vị Sơ đồ dẫn đến Tsample = TM + TA b) Với kích thước khối ta có: y(3k) = ax(3k) +bx(3k-4)+cx(3k-6) y(3k+1) = ax(3k+1) +bx(3k-3)+cx(3k-5) DSP_FPGA–ĐS hay đáp án BT ôn KTGHK–AY1112-S2–trang 2/5 CuuDuongThanCong.com https://fb.com/tailieudientucntt du o ng th an co ng c om y(3k+2) = ax(3k+2) +bx(3k-2)+cx(3k-4) cu u 5) (Ch3 Prob 2) Xét lọc IIR hình 3.21 Giả sử TA = 1u.t TM= u.t a) Tính đường tới hạn lọc b) Tạo đường ống cho lọc cách đặt mạch chốt tập cắt tiến (feed-forward cutset) thích hợp đường tới hạn cịn u.t Hình 3.21 Bộ lọc IIR DSP_FPGA–ĐS hay đáp án BT ôn KTGHK–AY1112-S2–trang 3/5 CuuDuongThanCong.com https://fb.com/tailieudientucntt ĐS a) Đường tới hạn (đi qua nút:M1-A2-M2-A1-M3-A3-A4) = 10 u.t b) Tạo pipeline theo tập cắt đường màu đỏ hình sau: an co ng c om 6) (Ch Prob 2) Xét DFG hình 4.16, thời gian tính tốn nút cho dấu ngoặc kế nút u du o ng th Hình 4.16 a) Tốc độ mẫu tối đa RSmax DFG bao nhiêu? (RSmax = 1/đường tới hạn) b) Giá trị giới hạn chu kỳ mẫu TS_limited DFG bao nhiêu? (TS_limited = giới hạn lặp) c) Tái định DFG để tối thiểu hóa chu kỳ xung nhịp Bài giải a) Tốc độ mẫu tối đa RSmax DFG: CP (A-B) = 20 + 10 = 30 u.t RSmax = 1/đường tới hạn = 1/30 cu b) Giá trị giới hạn chu kỳ mẫu TS_limited DFG Giới hạn vòng ABC = (20 + 10 + 10)/2 = 20 u.t Giới hạn vòng BCD = (10 + 10 + 5)/1 = 25 Như giới hạn lặp T = 25 u.t TS_limited = 25 u.t c) Tái định DFG để tối thiểu hóa chu kỳ xung nhịp: Tái định nút B cho CP(BCD) = 10+ 10 + = 25 u.t chu kỳ xung nhịp nhỏ hơn! 7) (Ch Prob 3) Xét lọc IIR tồn thơng bậc có đường ống cấp (4-level pipelined 8-order allpass IIR filter) hình 4.17 Giả sử TA = 1u.t TM= u.t DSP_FPGA–ĐS hay đáp án BT ôn KTGHK–AY1112-S2–trang 4/5 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om a) Tính giới hạn lặp quan sát b) Tính thời gian đường tới hạn mạch c) Tạo đường ống và/hoặc tái định hệ thống để đạt đường tới hạn u.t Thực việc cách quan sát tính tay (không dùng giải thuật) cu u du o ng th an co ng Hình 4.17 A 4-level pipelined 8-order all-pass IIR filter Bài giải a) Tính giới hạn lặp quan sát Tìm giới hạn vịng: Giới hạn vịng (A1-A3-M4-A4-M2) = (1+1+2+1+2)/4 = 7/4 u.t Giới hạn vòng (M4-A3) = (2+1)/4 = 3/4 u.t Như giới hạn lặp T = 7/4 u.t b) Tính thời gian đường tới hạn mạch CP (M2-A1-A3-M3-A4) = + + + + = u.t c) Tạo đường ống và/hoặc tái định hệ thống để đạt đường tới hạn u.t Áp dụng tái định nút liên tiếp ta có mạch sau: DSP_FPGA–ĐS hay đáp án BT ôn KTGHK–AY1112-S2–trang 5/5 CuuDuongThanCong.com https://fb.com/tailieudientucntt ... +bx(3k-4)+cx(3k-6) y(3k+1) = ax(3k+1) +bx(3k-3)+cx(3k-5) DSP _FPGA? ??ĐS hay đáp án BT ôn KTGHK? ? ?AY1112- S2? ? ?trang 2/5 CuuDuongThanCong. com https://fb .com/ tailieudientucntt du o ng th an co ng c om y(3k+2)... thích hợp đường tới hạn cịn u.t Hình 3.21 Bộ lọc IIR DSP _FPGA? ??ĐS hay đáp án BT ôn KTGHK? ? ?AY1112- S2? ? ?trang 3/5 CuuDuongThanCong. com https://fb .com/ tailieudientucntt ĐS a) Đường tới hạn (đi qua nút:M1-A2-M2-A1-M3-A3-A4)... allpass IIR filter) hình 4.17 Giả sử TA = 1u.t TM= u.t DSP _FPGA? ??ĐS hay đáp án BT ôn KTGHK? ? ?AY1112- S2? ? ?trang 4/5 CuuDuongThanCong. com https://fb .com/ tailieudientucntt .c om a) Tính giới hạn lặp quan