(TIỂU LUẬN) báo cáo môn học THIẾT kế LOGIC số sự phát triển của thiết kế logic số

HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG CƠ SỞ TẠI THÀNH PHỐ HỒ CHÍ MINH KHOA KỸ THUẬT ĐIỆN TỬ II BÁO CÁO MÔN HỌC THIẾT KẾ LOGIC SỐ NIÊN KHÓA: 2018 – 2023 Sinh viên thực : Nguyễn Quốc Doanh Mã số sinh viên : N18DCDT007 Lớp : D18CQDT01-N Giáo viên hướng dẫn : ThS PHẠM XUÂN MINH TP.HCM – Tháng 10 năm 2021 MỤC LỤC CHƯƠNG I :GIỚI THIỆU RTL Kỹ sư thiết kế nên có nguyên tắc thiết kế logic Chương mô tả phát triển phương pháp luận thiết kế thiết kế logic điều Verilog HDL Chương thảo luận quy trình tổng hợp mơ Verilog Tóm Tắt Chương thảo luận tổng quan cấp độ trừu tượng thiết kế phát triển thiết kế logic theo quan điểm thiết kế hệ thống Chương chủ yếu tập trung vào việc làm quen với kiểu mơ hình khác Verilog HDL toán tử Verilog Chương tổ chức theo cách mà bao gồm tình đến thực tế cách chi tiết Tất tốn tử Verilog với ví dụ có ý nghĩa mơ tả chương để dễ hiểu Từ Khóa RTL *IEEE 1364-2005 *Behavioral model *Structural model *Verilog *VHDL *Moore’s law * Concurrent *Sequential *Procedural blocks *Always *Fourvalue logic *Operators *Arithmetic *Shift *Logical *Bitwise *Concatenation *Case equality *Case inequality *Continuous assignments *Net *Variable *Data types 1.1 Sự Phát Triển Của Thiết Kế Logic Số Trong năm 1958, Jack Kilby, kỹ sư điện trẻ tuổi Texas Instrument tìm cách đặt phần tử mạch điện trở, transistor tụ điện mảnh Germanium nhỏ Nhưng trước năm 1958, nhiều ý tưởng mang tính cách mạng xuất hình thành ý tưởng Gottfried Leibniz nhà toán học triết học tiếng người Đức ông định nghĩa lại hệ thống số nhị phân vào năm 1676 - 1679 Sau xác định lại thành công hệ thống số, nhà toán học tiếng George Boole năm 1854 phát minh đại số Boolean cách mạng thiết kế logic số bắt đầu chuyển động Phát minh thực tế mô hình bóng bán dẫn ngun mẫu vào năm 1946 - 1947 phịng thí nghiệm Bell Shockley Bardeen Brattain tạo cách mạng việc sử dụng chất bán dẫn lý thuyết chuyển mạch thiết kế chip Thiết kế bóng bán dẫn hoạt động đóng góp lớn Morris Tanenbaum năm 1954 Texas Instruments Việc phát minh lôgic CMOS năm 1963 làm cho việc tích hợp logic trở nên dễ dàng người đồng sáng lập Intels Gordon Moore dự đốn mật độ logic cho khu vực silicon tăng gấp đôi sau 18 đến 24 tháng Đây chúng tơi gọi luật Moores Dự đoán Moores mà kỹ sư có kinh nghiệm nhận với thiết kế chip ASIC dựa VLSI phức tạp Trong thập kỷ tại, diện tích chip thu hẹp đủ xử lý nút công nghệ mà xưởng đúc thiết kế làm việc 14 nm chip có hàng tỷ tế bào có kích thước khn silicon nhỏ Với phát triển công nghệ thiết kế sản xuất, hầu hết thiết kế thực cách sử dụng Ngơn ngữ mơ tả phần cứng mạch tích hợp tốc độ cao ( V HSICCHDL) sử dụng Verilog Chúng tập trung vào Verilog làm ngôn ngữ mô tả phần cứng Sự phát triển ngành EDA mở đường hiệu để kỹ sư thiết kế hoàn thành mốc quan trọng thời gian ngắn 1.2 Tóm Tắt Thiết Kế Hệ Thống Logic Như thể Hình 1.1, hầu hết thiết kế có mức độ trừu tượng khác Cách tiếp cận thiết kế từ xuống từ lên Nhóm thực đưa định cách tiếp cận phù hợp tùy thuộc vào độ phức tạp thiết kế sẵn có nguồn lực thiết kế Hầu hết thiết kế phức tạp sử dụng cách tiếp cận từ xuống thay cách tiếp cận từ lên Ban đầu, thiết kế mơ tả mơ hình chức kiến trúc kiến trúc vi mô thiết kế mô tả cách hiểu đặc điểm kỹ thuật thiết kế chức Thiết kế kiến trúc liên quan đến việc ước lượng logic thông lượng xử lý nhớ với logic keo liên kết yêu cầu thiết kế chức Thiết kế kiến trúc dạng khối chức thể chức thiết kế dạng sơ đồ khối Kiến trúc vi mô đại diện chi tiết khối kiến trúc mơ tả giao diện chi tiết khối cấp khối kết nối chân chi tiết thiết kế phân cấp Thông tin thiết kế đồng không đồng bộ, đồng hồ thiết lập lại mơ tả tài liệu kiến trúc vi mô RTL viết tắt Register Transfer Level Thiết kế RTL sử dụng kiến trúc vi mô làm tài liệu thiết kế tham chiếu thiết kế mã hóa Verilog RTL cho chức thiết kế cần thiết Hướng dẫn thiết kế mã hóa hiệu giai đoạn đóng vai trị quan trọng RTL hiệu làm giảm yêu cầu thời gian tổng thể giai đoạn thực Kết thiết kế RTL netlist cấp cổng Netlist mức cổng đầu từ giai đoạn thiết kế RTL sau thực tổng hợp RTL đại diện thiết kế chức dạng ô logic tổ hợp Cuối cùng, thiết kế chuyển cấp phần trừu tượng sử dụng bố cục để thể thiết kế dạng công tắc PMOS NMOS CMOS Thiết Kế Theo Chứ Năng Hệ Thống Phương pháp tiếp cận từ lên Kiến Trúc Vi Mô Thiết Kế RTL Phương pháp tiếp cận từ xuống Thiết Kế Cấp Cổng Thiết Cấp Chuyển Cấp Hình 1.1 Thiết kế trừu tượng 1.3 Phương Pháp Thiết Kế Vi Mạch Tích Hợp Với phát triển cơng nghệ thiết kế VLSI, thiết kế ngày trở nên phức tạp thiết kế dựa SOC có tính khả thi thời gian chu kỳ thiết kế ngắn Nhu cầu khách hàng để có sản phẩm thời gian chu kỳ thiết kế ngắn cách sử dụng quy trình thiết kế hiệu Thiết kế cần phát triển từ giai đoạn đặc điểm kỹ thuật đến bố cục cuối Việc sử dụng công cụ EDA với tính phù hợp giúp có thiết kế khơng có lỗi với chức chứng minh Quy trình thiết kế thể Hình 1.2 bao gồm ba bước để tạo danh sách mạng 1.3.1 Thiết Kế RTL Thiết kế chức mô tả dạng tài liệu sử dụng kiến trúc kiến trúc vi mô Thiết kế RTL sử dụng Verilog sử dụng tài liệu kiến trúc vi mô để viết mã thiết kế Nhà thiết kế RTL sử dụng hướng dẫn thiết kế mã hóa phù hợp triển khai thiết kế RTL Một thiết kế RTL hiệu ln đóng vai trị quan trọng q trình thực Trong q trình này, nhà thiết kế mơ tả cấp khối chức cấp cao cách sử dụng Verilog RTL hiệu Thiết Kế RTL Verilog Các Ràng Buộc Về Thiết Kế Tổng Hợp Xác Minh Chức Năng Gặp Hạn Chế Yes Chuyển Tiếp No Thiết Kế Vật Lý Hình 1.2 Quy trình mơ tổng hợp 1.3.2 Xác định chức Sau hoàn thành hiệu Verilog RTL cho thông số kỹ thuật thiết kế định, chức thiết kế xác minh cách sử dụng trình mơ tiêu chuẩn cơng nghiệp Mơ trước tổng hợp khơng có chậm trễ trình này, trọng tâm xác minh chức thiết kế thiết kế Nhưng thực tế phổ biến ngành xác minh chức thiết kế cách viết testbench Testbench buộc kích thích tín hiệu đến thiết kế giám sát kết đầu từ thiết kế Trong tình tại, tự động hóa quy trình xác minh phương pháp xác minh phát triển sử dụng để xác minh chức thiết kế phức tạp khoảng thời gian ngắn cách sử dụng nguồn lực thích hợp Vai trị kỹ sư xác minh kiểm tra không phù hợp chức sản lượng dự kiến sản lượng thực tế Nếu không phù hợp chức tìm thấy q trình mơ cần sửa trước chuyển sang bước tổng hợp Xác minh chức trình lặp lặp lại thiết kế đáp ứng chức cần thiết phạm vi mục tiêu 1.3.3 Tổng hợp Khi yêu cầu chức thiết kế đáp ứng, bước tổng hợp Công cụ tổng hợp sử dụng mã RTL Verilog, ràng buộc thiết kế thư viện làm đầu vào tạo danh sách mạng cấp cổng dạng đầu Tổng hợp trình lặp lặp lại ràng buộc thiết kế đáp ứng Các hạn chế thiết kế diện tích, tốc độ, sức mạnh Nếu ràng buộc thiết kế khơng đáp ứng cơng cụ tổng hợp thực tối ưu hóa thiết kế RTL Sau tối ưu hóa, quan sát thấy ràng buộc không đáp ứng, bắt buộc phải sửa đổi mã RTL chỉnh sửa kiến trúc vi mô Công cụ tổng hợp tạo diện tích, tốc độ sức mạnh báo cáo danh sách mạng cấp cổng dạng đầu 1.3.4 Thiết kế vật lý Nó liên quan đến quy hoạch tầng thiết kế, quy hoạch nguồn điện, địa điểm tuyến đường, Cây đồng hồ tổng hợp, xác minh bố cục đăng, phân tích thời gian tĩnh tạo GDSII cho thiết kế ASIC Bước nằm phạm vi thảo luận 1.4 Verilog HDL Verilog chuẩn hóa theo tiêu chuẩn IEEE 1364 sử dụng để mô tả mạch điện tử kỹ thuật số Verilog HDL sử dụng chủ yếu thiết kế xác minh cấp độ trừu tượng RTL Verilog tạo Prabhu Goel Phil Moorby năm 1984 nhà máy thiết kế Gateway Các tiêu chuẩn IEEE Verilog Verilog-95 (IEEE 1364-1995), Verilog-2001 (IEEE 1364-2001) Verilog-2005 (IEEE 1364-2005) Verilog phân biệt chữ hoa chữ thường trước tiếp tục thảo luận thiết kế tổng hợp RTL, điều cần thiết phải có hiểu biết cấu trúc mã Verilog (Hình 1.3) Như hiển thị mẫu cấu trúc mã Verilog // dịng thích, bình luận tên mơ-đun Đặt số tên có ý nghĩa khai báo mơ-đun tên cổng đầu vào đầu chiều rộng cổng đầu vào, cổng đầu mạng wire reg loại net, wire không chứa liệu sử dụng để gán liên tục Reg sử dụng để lưu trữ liệu sử dụng cho phép gán thủ tục Always assign từ khóa sử dụng để mô tả chức thiết kế tên net khai báo Các câu lệnh gán phép gán liên tục thực song song khối always khối thủ tục tất câu lệnh bên khối always thực thi Nhiều khối thực thi đồng thời Mọi mã Verilog khóa "module" kết thúc "endmodule" Môđun bao gồm khai báo cổng, khai báo mạng chức thiết kế 1.5 Mô tả thiết kế Verilog / Cấu trúc mã xác minh / Verilog ngôn ngữ phân biệt chữ hoa chữ thường Mã Verilog bắt đầu mơ-đun từ khóa Khai báo mơ-đun bao gồm tên mô-đun danh sách cổng / mã Verilog bắt đầu với định nghĩa mô-đun module < tên module > ( < danh sách cổng vào >); //module từ khóa input < tên port>; input; output ; output ; wire ; wire ; reg ; reg < tên net tên port >; // Chức thiết kế always @ (< danh sách tín hiệu, net, port >) begin // viết code end assign < tên port tên net > = // viết biểu thức hàm; endmodule Hình 1.3 Mẫu cấu trúc mã Verilog 1.5 Mô tả thiết kế Verilog ... 1.1 Thiết kế trừu tượng 1.3 Phương Pháp Thiết Kế Vi Mạch Tích Hợp Với phát triển cơng nghệ thiết kế VLSI, thiết kế ngày trở nên phức tạp thiết kế dựa SOC có tính khả thi thời gian chu kỳ thiết kế. .. viết mã thiết kế Nhà thiết kế RTL sử dụng hướng dẫn thiết kế mã hóa phù hợp triển khai thiết kế RTL Một thiết kế RTL hiệu ln đóng vai trị quan trọng q trình thực Trong q trình này, nhà thiết kế mơ...CHƯƠNG I :GIỚI THIỆU RTL Kỹ sư thiết kế nên có nguyên tắc thiết kế logic Chương mô tả phát triển phương pháp luận thiết kế thiết kế logic điều Verilog HDL Chương thảo luận quy trình