Bài giảng Thiết kế logic số: Lecture 2.5 - TS. Hoàng Văn Phúc

Bài giảng Thiết kế logic số: Lecture 2.5 do TS. Hoàng Văn Phúc biên soạn nhằm mục đích phục vụ cho việc giảng dạy. Nội dung bài giảng gồm: Phát biểu đồng thời, mô hình FSM và testbench trên VHDL, nắm được cách sử dụng các phát biểu đồng thời, cách mô tả FSM và viết testbench trên VHDL.

Thiết kế logic số (VLSI design) Chương 2: Ngôn ngữ VHDL Bài giảng 5: Phát biểu đồng thời, mơ hình FSM testbench VHDL Giáo viên: Hoàng Văn Phúc Bộ môn KT Xung-Số-Vi xử lý, Khoa Vô tuyến Điện tử 02/2017 https://sites.google.com/site/phucvlsi/teaching Giới thiệu Bài giảng  Nội dung: Phát biểu đồng thời; mô tả FSM; VHDL      testbench Thời lượng: tiết giảng Phương pháp: Thuyết trình (Slides, Bảng), Thảo luận, Minh hoạ ModelSim Yêu cầu: Đọc trước Slides tài liệu GV gửi Mục tiêu: Nắm cách sử dụng phát biểu đồng thời; cách mô tả FSM viết testbench VHDL Tài liệu tham khảo:  Giáo trình “Thiết kế logic số”, HVKTQS, 2012, chương  Circuit design with VHDL, MIT Press, 2005, chapter Chương 2: Ngôn ngữ VHDL Nhắc lại cũ  VHDL khác với ngơn ngữ lập trình khác nào?  Hai loại phát biểu VHDL: đồng thời  Các phát biểu bản: If, case, loop  Ứng dụng phát biểu tuần tự: mạch số tuần tự, cấu trúc mô kiểm tra Chương 2: Ngôn ngữ VHDL Câu hỏi thảo luận  Điểm khác biệt phát biểu     đồng thời? Phân biệt generic constant VHDL? Phân biệt phát biểu loop generate? Phân biệt phát biểu gán tín hiệu có điều kiện phát biểu if, case? Khi dùng kiểu testbench tự động? Chương 2: Ngôn ngữ VHDL VHDL statements (Phát biểu VHDL) VHDL statements Concurrent Đồng thời Chương 2: Ngôn ngữ VHDL Sequential Tuần tự Concurrent statements (Phát biểu đồng thời) KN: Là phát biểu thực thi đồng thời -> Việc thực thi không phụ thuộc vào vị trí xuất chúng chương trình Vị trí: Trực tiếp mơ tả kiến trúc Ứng dụng: Dùng mô tả cho mạch dạng cấu trúc dataflow Cách gọi khác: phát biểu song song, dataflow Chương 2: Ngôn ngữ VHDL Concurrent statements (Phát biểu đồng thời)  Gán tín hiệu (dùng tốn tử)  Mơ tả PROCESS  Cài đặt component (COMPONENT INSTALLATION)  GENERATE  Gán tín hiệu đồng thời (Concurrent Signal Assignment) Chương 2: Ngơn ngữ VHDL Gán tín hiệu (dùng tốn tử) S signals); Chương 2: Ngôn ngữ VHDL 10 2-Process Mealy FSM X process (clk, rst) begin if(rst = ‘1’) then state if(X=’1’) then next state if( X = ‘1’) then next state if(X=’1’) then Z sum_t, CO => co_t); etalon: adder4_etalon port map (A => a_t, B => b_t, CI => ci_t, SUM =>sum_e, CO => co_e); END testbenchfull; 37 Trắc nghiệm Câu 1: Cấu trúc lệnh FOR … GENERATE thường dùng trường hợp A Dùng cho cấu trúc chương trình lặp lặp lại giống mơ tả thiết kế B Dùng cho cấu trúc mô tả lặp lại giống có quy luật C Dùng để mơ tả cho vòng lặp cứng thiết kế D Dùng mô tả cấu trúc phần cứng có tính tùy biến số lượng khối cài đặt Chương 2: Ngôn ngữ VHDL 38 Trắc nghiệm Câu 2: Bản chất câu lệnh PROCESS VHDL A Tạo q trình mơ tả kiến trúc thiết kế B Là khối lệnh C Là khối lệnh chứa lệnh xem cấu trúc lệnh đồng thời D Là câu lệnh đồng thời sử dụng mơ tả q trình Chương 2: Ngơn ngữ VHDL 39 Trắc nghiệm Câu 3: Ưu điểm sử dụng câu lệnh gán tín hiệu đồng thời so với sử dụng cấu trúc tương đương A Mang lại kết thiết kế tối ưu B Mã chương trình đơn giản ngắn gọn C Mô tả sát cấu trúc mạch giảm thiểu khả gây lỗi D Giảm thiểu khả gây lỗi chức mạch Chương 2: Ngôn ngữ VHDL 40 Trắc nghiệm Câu 4: Biến generic sử dụng thiết kế VHDL A Là tham biến tĩnh ví dụ độ rộng bit, quy định cấu hình chức năng… B Sử dụng tham biến thiết kế phải số sử dụng C Là biến phát sinh trình sử dụng khối thiết kế khối D Sử dụng để quy định cho đặc tính tham biến động thiết kế Chương 2: Ngôn ngữ VHDL 41 Trắc nghiệm Câu 5: Phân biệt tác dụng lệnh IF IF… GENERATE A Lệnh IF tác động lên khối mơ tả lệnh IF … GENERATE tác động lên khối lệnh song song B Lệnh IF tác động lên tham biến động lệnh IF … GENERATE tác động lên tham biến tĩnh C Lệnh IF câu lệnh rẽ nhánh có điều kiện phân cấp IF… GENERATE lệnh với giá trị điều kiện D Lệnh IF làm thay đổi cấu trúc thiết kế theo điều kiện logic tham biến cài đặt IF … GENERATE cài đặt/hoặc khơng cài đặt theo điều kiện tham biến tĩnh câu lệnh Chương 2: Ngôn ngữ VHDL 42 ... std _logic_ vector(3 downto 0); C(i)