Bài giảng Thiết kế logic số: Lecture 3.2 trình bày về Cấu trúc FPGA. Nội dung cụ thể của chương này gồm có: Nhắc lại bài trước: Cấu trúc FPGA, qui trình thiết kế hệ thống số trên FPGA, các ví dụ thiết kế.
Thiết kế logic số (VLSI design) TS Hoàng Văn Phúc Bộ môn KT Xung Số-Vi xử lý 11/2014 https://sites.google.com/site/phucvlsi/teaching Nội dung Nhắc lại trước: Cấu trúc FPGA Qui trình thiết kế hệ thống số FPGA Các ví dụ thiết kế Thời lượng: 06 tiết Nhắc lại FPGA: Cấu trúc IO_PAD LOGIC BLOCK LOGIC BLOCK IO_PAD IO_PAD IP_COREs, RAM, ROM ………………… ………………… LOGIC BLOCK LOGIC BLOCK Interconnect wires IO_PAD LOGIC BLOCK ………………… LOGIC BLOCK ……………… ……………… ……………… IO_PAD LOGIC BLOCK ………………… IO_PAD IO_PAD LOGIC BLOCK ………………… IO_PAD IO_PAD LOGIC BLOCK IO_PAD IO_PAD IO_PAD Tái cấu hình cho FPGA SRAM-based: - Hoạt động phụ thuộc nguồn điện cung cấp - Khả tái cấu trúc linh hoạt - Cho phép thực thiết kế lớn Hoạt động FPGA Người dùng ghi giá trị vào nhớ cấu hình (configuration memory) để định chức hệ thống: Kết nối CLBs I/O cells Mạch logic cần thực thi CLBs Các khối I/O • Thay đổi nội dung nhớ cấu hình Thay đổi chức hệ thống • Việc thay đổi thực mạch chạy (run-time configuration) Tính tốn tái cấu hình (RC: reconfigurable computing) Kiến trúc Configurable Logic Blocks (CLBs) Mỗi CLB bao gồm: Look-up Tables (LUT): Bảng tra Mạch Carry & Control Các phần tử nhớ Configurable Logic Block (CLB): Khối logic khả trình (có thể tái cấu hình) Hệ thống nhúng (embedded system) FPGA System on board System on chip (SoC) Source: Internet ASIC (Application Specific Integrated Circuit) FPGA (Field Programmable Gate Array) ASIC (IC chuyên dụng) Chức cố định FPGA Người dùng định lại cấu hình cho thiết kế Thời gian thiết kế dài Thời gian thiết kế ngắn chi chi phí cao phí thấp Tốc độ hiệu cao Tốc độ hiệu thấp Tiết kiệm chi phí số lượng sản phẩm lớn Hiệu với số lượng sản phẩm nhỏ Qui trình thiết kế với FPGA ASIC Đánh giá thiết kế FPGA Tốc độ (speed): thông qua tốc độ clock tối đa độ trễ dài mạch tổ hợp (critical path) Tài nguyên sử dụng: số lượng LUTs, slices, CLBs… cần cho thiết kế Thơng lượng: số lượng bit liệu xử lý đơn vị thời gian Công suất tiêu thụ 10 Place & Route: Đặt vào ví trí cụ thể FPGA 28 FPGA Verification (Kiểm tra thiết kế FPGA) Verification Function (Chức năng) Timing (Thời gian, tốc độ) On-circuit testing (trên mạch) 29 Tái cấu hình động FPGA 30 Giao thức truyền tin nối tiếp IDLE START DATA PARITY STOP IDLE RX Tbraud Bit counter x 0 SAMPLE ONE BIT RECEIVING RX Sample counter 13 14 15 10 11 12 13 14 15 31 31 Máy trạng thái khối thu UART IDLE CNT_BIT = CNT16 = and RX = RX = 0, Rx_Reg = (Fall_edge) RECEIVE DATA START FRAME DETECTOR CNT16 = and RX = 32 Sơ đồ khối nhận UART SAMPLE COUNTER CLK CLOCK DIVIDER BIT COUNTER CLK16 CNT RESET ENABLE CNT RESET ENABLE nRESET FSM (FINITE STATE MACHINE) RX_REG Rx RX_REG RECEIVE_REG DATA REG SHIFT_ENABLE LOAD LEDs 33 Kết mô modelsim 34 Khối giao tiếp VGA 35 Tín hiệu quét VGA 36 36 Sơ đồ khối VGA DCM_CLK CLK_IN HS HORIZONTAL COUNTER DCM_BLOCK (optional) VS VERTICAL COUNTER vcount CHARACTER_ ROM (optional) hcount R G RGB GENERATOR B DATA_RAM (optional) 37 Khối NCO NCO (Numerically Controler Osillator): khối tổng hợp dao động, có khả tổng tạo dao động với tần số mong muốn trực tiếp vi mạch số tích hợp 38 Cơ sở toán học 39 Sơ đồ khối 40 Phase quantization 41 41 Simulation wave-form 42 ... trình thiết kế hệ thống số FPGA Các ví dụ thiết kế Thời lượng: 06 tiết Nhắc lại FPGA: Cấu trúc IO_PAD LOGIC BLOCK LOGIC BLOCK IO_PAD IO_PAD IP_COREs, RAM, ROM ………………… ………………… LOGIC BLOCK LOGIC. .. thi) Mapping (Ánh xạ) Place & Route Post-translate simulation model Post-map simulation model Post-map static Timing Post-place-route static timing Post-place-route simulation model Place & Route... ASIC (IC chuyên dụng) Chức cố định FPGA Người dùng định lại cấu hình cho thiết kế Thời gian thiết kế dài Thời gian thiết kế ngắn chi chi phí cao phí thấp Tốc độ hiệu cao Tốc độ hiệu thấp Tiết kiệm