Nội dung ôn tập môn học thiết kế logic số Chương mở đầu Cổng logic bản, tham số thời gian cổng logic tổ hợp, nêu ví dụ Khái niệm mạch tổ hợp cách tính thời gian trễ mạch tổ hợp, khái niệm critical paths Các loại Flip-flop bản, tham số thời gian Flip-flop Khái niệm mạch dãy, cách tính thời gian trễ mạch dãy Khái niệm pipeline Phương pháp tăng hiệu xuất mạch dãy Các phương pháp thể thiết kế mạch logic số, nêu ưu điểm phương pháp sử dụng VHDL thiết kế mạch số Phân loại công nghệ thiết kế mạch logic số Sơ lược công nghệ thiết kế IC số chip khả trình, kể tên đặc tính IC khả trình Ngun lý thực hóa hàm logic IC khả trình dạng PROM, PAL, PLA, GAL, cấu trúc ma trận AND, OR, macrocell Cấu trúc thiết kế VHDL, đặc điểm ứng dụng dạng mô tả kiến trúc VHDL 10 Trình bày đối tượng liệu VHDL Các kiểu liệu VHDL, kiểu liệu tiền định nghĩa liệu định nghĩa người dùng Dữ liệu kiểu BIT STD_LOGIC 11 Phát biểu tuần tự, chất, ứng dụng, lấy ví dụ VHDL phát biểu 12 Phát biểu đồng thời, chất, ứng dụng, lấy ví dụ VHDL phát biểu 13 Phân loại mã nguồn VHDL, mã tổng hợp mã dùng mô 14 Yêu cầu chung kiểm tra thiết kế VHDL, sơ đồ dạng kiểm tra thiết kế VHDL vai trị chúng 15 Mơ tả khối tổ hợp mô tả mạch dãy VHDL, giản đồ sóng khối tổ hợp mạch dãy, ví dụ Chương III 16 Định nghĩa FPGA, Các ưu điểm FPGA so sánh với IC khả trình trước 17 Nguyên lý làm việc FPGA, yếu tố tạo nên khả tái cấu trúc FPGA 18 Trình bày kiến trúc tổng quan Spartan 3E FPGA 19 Trình bày cấu trúc CLB, SLICE, LUT 20 Trình bày cấu trúc nguyên lý làm việc Arithmetic chain, Carry Chain, vai trò chuỗi FPGA 21 Trình bày cấu trúc Programable Interconnects FPGA 22 Trình bày cấu trúc IOB FPGA 23 Các thành phần Block RAM Multiplier 18x18 Spartan 3E FPGA, đặc điểm ứng dụng 24 Quy trình thiết kế FPGA Khái niệm tổng hợp thiết kế.Khái niệm kiểm tra sau tổng hợp phải thực kiểm tra sau tổng hợp 25 Nêu đặc điểm sơ bước thực thiết kế : Translate, Mapping, Place & Routing FPGA, Các dạng kiểm tra thiết kế FPGA Chương IV 26 Đặc điểm thư viện cổng chuẩn công nghệ thiết kế vi mạch thư viện này.khái niệm cell, tham số cell, phân loại thiết kế ASIC 27 Trình bày sơ lược cơng nghệ chế tạo IC 28 Trình bày sơ đồ thiết kế thư viện cổng chuẩn Khái niệm tổng hợp logic thư viện cổng chuẩn Điểm chung khác biệt tổng hợp ASIC tổng hợp FPGA 29.Các dạng điều kiện ràng buộc cho tổng hợp logic thư viện cổng chuẩn, vai trò tổng hợp logic thư viện chuẩn Nêu đặc điểm tính chất sơ đồ tổng hợp 30 Nêu khác biệt thiết kế ASIC FPGA, ứng dụng công nghệ Phần tập: Thiết kế cổng logic AND, OR, NOT, XOR sử dụng tất dạng kiến trúc khác (dataflow, structure, behavioral) Thiết kế chuỗi nhớ trước 4-bit cho cộng, sử dụng ghép nối chuỗi nhớ bit dùng lệnh generate, so sánh cách mơ tả khác Thiết kế giải mã 3_to_8 có đầu thuận, nghịch Thiết chọn kênh đầu vào đầu MUX8_1 Thiết phân kênh đầu vào đầu DEMUX1_8 Thiết kế so sánh bit có dấu khơng dấu Thiết kế chuyển đổi mã từ BINARY – BCD, BCD – BINARY, BCD – GRAY, GRAY – BCD BCD – 7SEG, 7SEG – BCD 7SEG– GRAY, GRAY-7SEG Thiết kế flip-flop không đồng RS, D, T, JK Thiết kế flip-flop đồng RS, D, T, JK 10 Thiết kế đếm nhị phân dùng JK Flip-flop 11 Thiết kế ghi dịch trái qua phải 16-bit, bit dịch số nguyên từ 1-15 sử dụng toán tử dịch 12 Thiết kế đếm thuận, nghịch, hỗn hợp với Kd = không đồng 13 Thiết kế đếm thuận, nghịch, hỗn hợp Kd = đồng bộ, RESET khơng đồng hỗ trợ tín hiệu Enable 14 Thiết kế đếm từ đến 10 đồng không đồng bộ, RESET không đồng hỗ trợ tín hiệu Enable 15 Thiết kế đếm từ Kd = 16 có bước đếm nhận giá trị 1, 2, 4, RESET không đồng hỗ trợ tín hiệu Enable 16 Thiết kế đếm thập phân đồng không đồng bộ, RESET không đồng hỗ trợ tín hiệu Enable 17 Sử dụng đếm thiết kế chia tần từ tần số 50Hz thành 1Hz, tần số xung nhịp thu có dạng đối xứng 18 Sử dụng VHDL thiết kế kiểm tra hoạt động IC họ 74xx sau: 74ls194, 74190, 7447, 7448, 74ls151, 74ls352, 74LS138 19 Hiện thực sơ đồ mã CRC nối tiếp song song VHDL 20 Thiết kế khối giải mã ưu tiên, đầu vào chuỗi bit đầu mã nhị phân bit thể vị trí từ trái qua phải xuất bit ‘1’ 21 Thiết kế khối giải mã ưu tiên, đầu vào chuỗi bit đầu mã nhị phân bit thể vị trí từ trái qua phải xuất bit ‘0’ 22 Viết mô tả VHDL cho máy trạng thái có sơ đồ sau: IDLE CNT = and RX = CNT_BIT = RX = START FRAME DETECT RECEIVE DATA CNT = and RX = 23 Viết mô tả VHDL cho máy trạng thái có sơ đồ sau: IDLE SEND_REQUEST = RECEIVE_DATA = CNT_SENT = RECEIVE DATA CNT_SENT = SEND_DATA 24 Phân tích hoạt động vẽ giản đồ sóng cho tín hiệu ghi: clk, reset D REG1 Q 25 Phân tích hoạt động vẽ giản đồ sóng cho tín hiệu ghi: clk, reset D REG1 Q1 REG2 Q2 26 Phân tích hoạt động vẽ giản đồ sóng cho tín hiệu đếm: clk, reset Counter CNT 27 Phân tích hoạt động vẽ giản đồ sóng cho tín hiệu ghi, giá trị ban đầu ghi Q(31:0) = [A B, C, D] A, B, C, D lầ chuỗi 8-bit Viết mã VHDL 28 Phân tích hoạt động vẽ giản đồ sóng ghi dịch sau, lấy ví dụ dịch phải logic bit, giá trị ban đầu ghi Q(31:0) = [A B, C, D] A, B, C, D lầ chuỗi 8-bit Viết mã VHDL clk, reset Shift_value D Shift_in SHIFTER Shift_out REG1 Q 29 Phân tích hoạt động vẽ giản đồ sóng cộng tích lũy sau , giá trị ban đầu ghi Q(31:0) = [0], A = 15 Viết mã VHDL clk, reset B A Σ Sum REG1 Q ... GRAY-7SEG Thiết kế flip-flop không đồng RS, D, T, JK Thiết kế flip-flop đồng RS, D, T, JK 10 Thiết kế đếm nhị phân dùng JK Flip-flop 11 Thiết kế ghi dịch trái qua phải 16-bit, bit dịch số nguyên... cổng chuẩn, vai trò tổng hợp logic thư viện chuẩn Nêu đặc điểm tính chất sơ đồ tổng hợp 30 Nêu khác biệt thiết kế ASIC FPGA, ứng dụng công nghệ Phần tập: Thiết kế cổng logic AND, OR, NOT, XOR sử... FPGA, Các dạng kiểm tra thiết kế FPGA Chương IV 26 Đặc điểm thư viện cổng chuẩn công nghệ thiết kế vi mạch thư viện này.khái niệm cell, tham số cell, phân loại thiết kế ASIC 27 Trình bày sơ lược