THÔNG TIN TÀI LIỆU
NHẬN XÉT CỦA GIÁO VIÊN HƯỚNG DẪN TP.HCM, Tháng Năm 2009 Giáo viên hướng dẫn NHẬN XÉT CỦA GIÁO VIÊN PHẢN BIỆN TP.HCM, Tháng Năm 2009 Giáo viên phản biện MỤC LỤC CHƯƠNG 1: GIỚI THIỆU VỀ ĐỀ TÀI 1.1 Tổng quan đề tài 1.2 Mục tiêu, đối tượng phạm vi nghiên cứu 1.2.1.Mục tiêu đề tài 1.2.2 Đối tượng phạm vi nghiên cứu 1.3 Bố cục đề tài 1.4.Ý nghĩa đề tài CHƯƠNG 2: CẤU TRÚC CPLD 2.1 Sơ lược PLD 2.2 Cấu trúc linh kiện PLD 2.3 Giới thiệu mãng lập trình 2.4 Phân loại PLD 2.4.1 PLA (Programmable logic array) 2.4.2 PAL( Programmable Array Logic) 2.4.3 GAL ( Generic Array Logic ) 2.4.4 CPLD 2.5 CPLD ispLSI 1032 2.5.1 Giới thiệu 2.5.2 Phân loại, ứng dụng 2.5.3 Sơ đồ chân ispLSI 1032-90LJ CHƯƠNG 3: GIỚI THIỆU HỆ THỐNG VLSI 13 3.1 Giới thiệu hệ thống VLSI 13 3.1.1 Lịch sử phát triển 13 3.1.2 Những transistor MOS 14 3.1.2.1 Transistor nMOS 14 3.1.2.2 Transistor pMOS 15 3.1.3 Logic CMOS 16 3.1.3.1 Cổng đảo CMOS 16 3.1.3.2 Cổng NAND CMOS 17 3.1.3.3 Cổng NOR CMOS 18 3.2 Lợi điểm IC việc tăng mật độ tích hợp 20 3.3 Ứng dụng chip VLSI 20 3.4 Công nghệ thiết kế VLSI 20 3.4.1 Chế tạo CMOS 21 3.4.2.Quy trình chế tạo 22 CHƯƠNG 4: NGÔN NGỮ THIẾT KẾ PHẦN CỨNG VHDL 29 4.1 Những phần tử ngôn ngữ 29 4.1.1 Lời thích 29 4.1.2 Những điều cần biết ngôn ngữ VHDL 29 4.1.3 Đối tượng liệu 29 4.1.4 Loại liệu 30 4.2 Toán tử liệu 32 4.3 Entity(thực thể) 34 4.4 Architecture (cấu trúc) 34 4.4.1 Cú pháp cho dataflow model 34 4.4.2 Cú pháp cho behavioral model 35 4.4.3 Cú pháp structural model 35 4.5 Generic 36 4.5.1 Cú pháp khai báo ENTITY 36 4.5.2 Cú pháp khai báo component 36 4.5.3 Cú pháp thuyết minh component 36 4.6 Package (gói) 37 4.6.1 Cú pháp khai báo PACKAGE 37 4.6.2 Cú pháp khai báo thân Package 38 4.7 Những câu lệnh đồng thời theo cấu trúc Dataflow 38 4.7.1 Gán tín hiệu đồng thời 38 4.7.2 Gán tín hiệu có điều kiện 39 Gán tín hiệu chọn lựa 39 4.8 Những câu lệnh theo cấu trúc Behavioral 39 4.8.1 Process 40 4.8.2 Những phép gán tín hiệu 40 4.8.3 Phép gán biến 40 4.8.4 Wait 41 4.8.5 If then else 41 4.8.6 Case 41 4.8.7 Null 42 4.8.8 For 42 4.8.9 While 42 4.8.10 Loop 42 4.8.11 Exit 43 4.8.12 Next 43 4.8.13 Function(hàm) 43 4.8.14 Procedure(thủ tục) 43 4.9 Các câu lệnh kiểu Structural 44 4.9.1 Khai báo Component 44 4.9.2 Port map 45 4.9.3 Open 45 4.9.4 Generate 45 4.10 Các thủ tục chuyển đổi 46 4.10.1 Conv_integer () 46 4.10.2 Conv_Std_Logic_Vector(,) 47 CHƯƠNG 5: TÌM HIỂU PHẦN MỀM HỔ TRỢ CHO CHIP ispLSI 1032 48 5.1 Quy trình thiết kế 48 5.2 Giới thiệu phần mềm ispLEVER Classic 1.2 49 5.2.1 Tạo project 50 5.2.2 Mô 52 5.2.3 Tổng hợp 54 5.2.4 Download xuống chip 59 CHƯƠNG 6: THIẾT KẾ BOARD MẠCH 61 6.1 Sơ đồ mạch nguyên lý 61 6.1.1 Nguồn cung cấp 61 6.1.2 Mạch quét LED đoạn 62 6.1.3 Công tắc chọn tần số phát chọn chế độ nạp 62 6.1.4 Mạch Reset 63 6.1.5 Cổng nạp chuẩn JTAG 64 6.1.6 Mạch cấp xung clock 64 6.1.7 Mạch đệm ngõ 64 6.1.8 Mạch đệm ngõ vào 65 6.1.9 Mạch tạo dao động dự phòng 65 6.2 Sơ đồ mạch layout 68 CHƯƠNG 7: ỨNG DỤNG VÀ PHÁT TRIỂN ĐỀ TÀI 71 7.1 Ứng dụng hướng phát triển CPLD: 71 7.2 Ứng dụng đề tài: 72 CÁC CHỮ VIẾT TẮT CMOS Complementary Metal Oxide Sillicon Bán dẫn bù oxide kim loại CPLD Complex Programmable Logic Device Thiết bị logic phức hợp lập trình EECMOS Electrically Erasable CMOS CMOS xóa FPGA trình Field Programmable Gate Array Mảng phần tử logic khả GAL Generic Array Logic Devices GLB Generic Logic Block IC Integrated Circuit Mạch tích hợp ISP In-System Programmability Lập trình hệ thống JEDEC Joint Electron Device Egineering Council JTAG Join test action group LED Light emitting diode Diode phát quang OE Output Enable Ngõ cho phép OLMC Output Logic Macro Cell PAL Programmable Array Logic devices Mảng lập trình Logic PLD Programmable Logic Device Thiết bị logic lập trình PROM Programalbe Read Only Memory Bộ nhớ đọc lập trình ROM Read Only Memory Bộ nhớ đọc SPLD Simple Programable Devices Thiết bị lập trình đơn giản TTL Transistor-Transistor Logic Transistor logic VDHL Very High Speed Integrated Circuits Ngôn ngữ thiết kế phần cứng - Hardware Description Language Cho IC có tốc độ cao Very-Large-Scale Integration Tích hợp với tỉ lệ lớn VLSI DANH MỤC CÁC BẢNG THAM CHIẾU Bảng 2.1: Phân loại ispLSI 1032 Bảng 2.2: Chức chân linh kiện Chip 11, 12 Bảng 3.1: Bảng chân trị cho cổng đảo 16 Bảng 3.2: Bảng chân trị cho cổng NAND 17 Bảng 3.3: Bảng chân trị cho cổng NOR 19 Bảng 4.1: Bảng toán tử VHDL 33, 34 DANH MỤC CÁC HÌNH VẼ Hình 2.1 : Cấu trúc PLD đơn giản Hình 2.2 : PALCE16V8 Hình 2.3 : Sơ đồ chức ispLSI 1032 Hình 2.4 : Sơ đồ chân ispLSI 1032-90LJ 10 Hình 3.1: Cấu trúc CPU 13 Hình 3.2: Transistor nMOS pMOS 14 Hình 3.3: Cấu trúc transistor nMOS 15 Hình 3.4: Cấu trúc transistor pMOS 16 Hình 3.5: Ký hiệu cổng đảo CMOS 16 Hình 3.6: Ký hiệu cổng NAND CMOS 17 Hình 3.7: Trạng thái transistor A=0,B=1 18 Hình 3.8: Trạng thái transistor A=1 , B=0 18 Hình 3.9: Trạng thái transistor A=1, B=1 18 Hình 3.10: Ký hiệu cổng NOR CMOS 18 Hình 3.11: Mạng kéo lên kéo xuống CMOS 19 Hình 3.12: Mặt cắt ngang cổng NOT 21 Hình 3.13: Các mẫu “giàu” 21 Hình 3.14: Các “mặt nạ” cho cổng đảo 22 Hình 3.15: Ký hiệu chi tiết mặt nạ 22 Hình 3.16: Tạo lớp bán dẫn giàu n 23 Hình 3.17: Q trình oxy hố 23 Hình 3.18: Lớp quang trở 23 Hình 3.19: In khắc 23 Hình 3.20: Khắc 24 Hình 3.21: Cắt bỏ lớp quang trở 24 Hình 3.22: n-well 24 Hình 3.23: Cắt bỏ lớp oxide 25 Hình 3.24: Silicon đa tinh thể (Polysilicon) 25 Hình 3.25: Tạo mẫu polysilicon 25 Hình 3.26: Quy trình self-aligned 26 Hình 3.27: N-diffusion 26 Hình 3.28: Vùng khuếch tán 26 Hình 3.29: Cắt bỏ lớp oxide 26 Hình 3.30: P-Diffusion 27 Hình 3.31: Các tiếp xúc 27 Hình 3.32: Bọc kim loại 27 Hình 5.1: Quy trình thiết kế chip 48 Hình 5.2: Giao diện phần mềm ispLEVER Classic 1.2 49 Hình 5.3: Tạo project 50 Hình 5.4: Cửa sổ Project Wizard 50 Hình 5.5: Chọn loại chip sử dụng 51 Hình 5.6: Chọn loại ngơn ngữ lập trình cần sử dụng 51 Hình 5.7: Cửa sổ New VHDL source 52 Hình 5.8: Cửa sổ Text Editor 52 Hình 5.9: Cửa sổ New Source 53 Hình 5.10: Cửa sổ chọn chế độ mô 53 Hình 5.11: Lưu đồ tổng hợp file JEDEC 54 Hình 5.12: Cửa sổ Synplify 54 Hình 5.13: New dialog box 55 Hình 5.14: Project cửa sổ Synplify 55 Hình 5.15: Cửa sổ add project 56 Hình 5.16: Cửa sổ Synplify sau add source 56 Hình 5.17: Hộp thoại EDIF Result File 57 Hình 5.18: Hộp thoại Option Implementation 57 Hình 5.19: Kết tổng hợp 58 Hình 5.20: Project Navigator sau add file EDIF 58 Hình 5.21: Project Navigator sau Fit Design 59 Hình 5.22: Giao diện ispVM System 60 Hình 5.23: Cửa sổ Device Information 60 Hình 6.1: Nguồn ổn áp DC 5V 61 Hình 6.2: Mạch quét LED đoạn 62 Hình 6.3: Mạch chọn tần số 63 Hình 6.4: Mạch Reset 63 Hình 6.5: Cổng nạp JTAG 64 Hình 6.6: Thạch anh chân 64 Hình 6.7: Mạch đệm ngõ 65 Hình 6.8: Mạch đệm ngõ vào 65 Hình 6.9: Mạch dao động NE555 65 Hình 6.10: Sơ đồ mạch hoàn chỉnh 67 Hình 6.11: Sơ đồ chân linh kiện 68 GVHD: Th.S Phạm Thiên Duy Click Fit Design cửa sổ Processes for Current Source để chạy Fitter sau chạy thành công tạo file JEDEC Kết hình sau Hình 5.21: Project Navigator sau Fit Design 5.2.4 Download xuống chip Sử dụng phần mềm ispVM System để download file JEDEC xuống chip Trong cửa sổ ispLever Project Navigator chọn Tools/ ispVM System SVTH: Đặng Minh Tòng Trang: 59 GVHD: Th.S Phạm Thiên Duy Hình 5.22: Giao diện ispVM System Trong cửa sổ ispVM System chọn file\import file\ chọn đường dẫn đến file JEDEC, click Open để import file Chọn Edit\ Add Device để chọn linh kiện cần sử dụng Hình 5.23: Cửa sổ Device Information SVTH: Đặng Minh Tòng Trang: 60 GVHD: Th.S Phạm Thiên Duy CHƯƠNG 6: THIẾT KẾ BOARD MẠCH VÀ MÔ PHỎNG CHO ispLSI 1032 6.1 Sơ đồ mạch nguyên lý 6.1.1 Nguồn cung cấp Hình 6.1: Nguồn ổn áp DC 5V Mạch nguồn ổn áp 5VDC cung cấp dòng điện khoảng 500mA cho thiết bị hoạt động Cầu chỉnh lưu Diode 3A Vi mạch ổn áp L7805 Tụ C1,C4 lọc nguồn sau cầu Diode IC l7805: chọn C1 = 1000 uF, C2 = 100 uF Chọn C2, C3 = 104 SVTH: Đặng Minh Tòng Trang: 61 GVHD: Th.S Phạm Thiên Duy 6.1.2 Mạch quét LED đoạn Hình 6.2: Mạch qt LED đoạn Chọn dịng kích cho transistor khoảng 10mA: R2 = R3 = … = R6 = 470 Ω Dòng qua LED: ILED ≥10mA để LED sáng bình thường: R7 = R8 =…= R14= 330 Ω Khi LED sáng lúc, dòng qua transistor khoảng 100mA Chọn transistor để quét LED A1015 6.1.3 Công tắc chọn tần số phát chọn chế độ nạp Các công tắc SW2 đến SW4 dùng để chọn tần số sóng vng phát từ ispLSI 1032 Công tắc SW6 nối đến chân 23/ISPEN IC điều khiển chân nạp IC chế độ nạp SW6 đóng hay chế độ input SW mở Các chân kéo lên nguồn điện trở 4K7 SVTH: Đặng Minh Tòng Trang: 62 GVHD: Th.S Phạm Thiên Duy Hình 6.3: Mạch chọn tần số 6.1.4 Mạch Reset Hình 6.4: Mạch Reset Reset tích cực mức Chọn C5 = 10uF, R19 = 10K SVTH: Đặng Minh Tòng Trang: 63 GVHD: Th.S Phạm Thiên Duy 6.1.5 Cổng nạp chuẩn JTAG Hình 6.5: Cổng nạp JTAG 6.1.6 Mạch cấp xung clock Sử dụng thạch anh 48MHz để cấp xung clock cho IC Hình 6.6: Thạch anh chân 6.1.7 Mạch đệm ngõ Chọn transistor bổ phụ A1015 C1815 có tần số hoạt động 80Hz SVTH: Đặng Minh Tòng Trang: 64 GVHD: Th.S Phạm Thiên Duy Hình 6.7: Mạch đệm ngõ 6.1.8 Mạch đệm ngõ vào Hình 6.8: Mạch đệm ngõ vào 6.1.9 Mạch tạo dao động dự phịng Hình 6.9: Mạch dao động NE555 Dùng IC NE555 để tạo xung vuông cấp xung clock vào chân port IC ispLSI 1032 trường hợp xung clock từ thạch anh không sử dụng Chu kỳ xung vuông tạo từ IC 555 : T = TON + TOFF SVTH: Đặng Minh Tòng Trang: 65 GVHD: Th.S Phạm Thiên Duy Ton=0.69*(R1+R2)*C1 Toff=0.69*R2*C1 Xung vng có tần số f=500KHz chu kỳ T =1/500KHz = 0.002 ms TON = TOFF = 0.001 ms f 1.44 ( R20 R21 ) * C Chọn C 0.0047 F R1 10, R2 330 SVTH: Đặng Minh Tòng Trang: 66 GVHD: Th.S Phạm Thiên Duy SƠ ĐỒ MẠCH HOÀN CHỈNH VCC BRIDGE 2 - + 1 L7805/TO220 GND U1 VIN R1 470 C1 VOUT C2 C3 C4 104 104 100uF 1000uF D2 LED CS5 CS4 CS3 CS2 CS1 A B C D E F G 10 R15 4K7 SW2 SW3 SW4 SW5 SW6 R16 4K7 R17 4K7 R18 4K7 R23 4K7 34 35 36 37 38 39 40 41 EN U8 J3 THR TRG OUT JUMPER GND C9 CAP NP 55 56 57 58 59 60 67 84 19 45 46 47 48 49 50 51 52 53 DSCHG CV VCC RST LM555 R20 R VCC R21 R 26 27 28 29 30 31 32 33 C8 0.1 I/O32 I/O33 I/O34 I/O35 I/O36 I/O37 I/O38 I/O39 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O40 I/O41 I/O42 I/O43 I/O44 I/O45 I/O46 I/O47 I/O16 I/O17 I/O18 I/O19 I/O20 I/O21 I/O22 I/O23 I/O48 I/O49 I/O50 I/O51 I/O52 I/O53 I/O54 I/O55 I/O24 I/O56 I/O57 I/O58 I/O59 I/O60 I/O61 I/O62 I/O63 I/O25 68 69 70 71 72 73 74 75 OSC CLK EN VCC C5 10uF 20 66 63 62 23 24 G 10 DP A B C D E F G 38 DP E R9 330 D R10 330 C R11 330 B R12 330 10 A B C D E F G R13 330 R14 330 11 12 13 14 15 16 17 18 54 VCC A1015 Q7 J5 VCC C6 104 C7 104 FREQ OUT Q6 C1815 SCLK/IN3 SDO/IN2 SDI/IN0 MODE/IN1 ISPEN RST 61 44 25 42 J2 VCC D3 DIODE CON6 J6 ISPLSI1032/LCC 470 CLK R22 RESET1 R19 10K D4 DIODE FREQ IN Hình 6.10: Sơ đồ mạch hồn chỉnh SVTH: Đặng Minh Tịng Trang: 67 A1015 470 U6 DP A B C D E F G 38 LED DOAN A Q5 A1015 470 U5 LED DOAN F R8 330 A B C D E F G 10 IN4 IN5 IN6 IN7 Y0 Y1 Y2 Y3 A1015 76 77 78 79 80 81 82 83 J4 A B C D E F G 38 DP R7 330 VCC VCC DP DP I/O0 I/O1 I/O2 I/O3 I/O4 I/O5 I/O6 I/O7 I/O26 I/O27 I/O28 I/O29 I/O30 I/O31 CS5 Q4 470 U4 LED DOAN U9 VCC A B C D E F G R6 CS4 Q3 A1015 470 U3 CON2 A1015 VCC R5 CS3 Q2 470 VCC R4 CS2 Q1 SW KEY-SPST SW1 VCC R3 CS1 J1 VCC R2 VCC D1 DP 10 A B C D E F G U7 DP A B C D E F G 38 LED DOAN DP 10 A B C D E F G DP 38 LED DOAN DP GVHD: Th.S Phạm Thiên Duy 6.2 Sơ đồ mạch layout Sơ đồ chân linh kiện: Hình 6.11: Sơ đồ chân linh kiện Sơ đồ layout lớp Top: Hình 6.12: Sơ đồ layout lớp Top SVTH: Đặng Minh Tòng Trang: 68 GVHD: Th.S Phạm Thiên Duy Sơ đồ layout lớp Bottom: Hình 6.13: Sơ đồ layout lớp Bottom Phủ đồng lớp Top: Hình 6.14: Phủ đồng lớp Top SVTH: Đặng Minh Tòng Trang: 69 GVHD: Th.S Phạm Thiên Duy Phủ đồng lớp Bottom: Hình 6.15: Phủ đồng lớp Bottom SVTH: Đặng Minh Tòng Trang: 70 GVHD: Th.S Phạm Thiên Duy CHƯƠNG 7: ỨNG DỤNG VÀ PHÁT TRIỂN ĐỀ TÀI 7.1 Ứng dụng hướng phát triển CPLD: CPLD-FPGA dùng cho ứng dụng có tốc độ cực cao, khả xử lý song song, không giải tốn cần phép xử lý tính tốn phức tạp Có lẽ dùng nhiều viễn thông Một ứng dụng FPGA/CPLD DSP nằm hệ thống thơng tin vơ tuyến hệ 4G Trong đó, FPGA/CPLD dùng để xử lý tín hiệu radio dạng tín hiệu số (do gọi software-defined radio-SDR) Mọi xử lý hệ thống vô tuyến đưa vào xử lý mềm, vậy, thiết bị vơ tuyến làm việc nhiều chế độ khác nhau, thích ứng với nhiều mạng vô tuyến Khi cần làm việc với mạng vô tuyến mới, phần mềm định nghĩa cấu hình load lên thiết bị, sau thiết bị làm việc hồn hảo mơi trường mạng Để có khả này, thiết bị vơ tuyến phải có chức lập trình để xác lập cấu hình phù hợp với mạng vơ tuyến mà làm việc Khả lập trình thiết lập lên cấu hình dựa vào FPGA/CPLD kết hợp với DSP Vấn đề đặt công cụ hữu hiệu giúp cho việc lập trình FPGA/CPLD ? Mọi người biết, HDL ngôn ngữ dùng nhiều năm nay, bao gồm VHDL, Verilog Nhưng gần đây, họ thấy rằng, HDL khơng mạnh mẽ cơng việc mơ hình hóa hệ thống Nó phức tạp làm việc với hệ thống lớn Do vậy, ngôn ngữ lập trình dùng để mơ tả phần cứng đưa ra, SystemC Thực chất sytstemC đơn dùng thư viện cho phép mô tả phần cứng ngôn ngữ C túy Kết mang lại SystemC cho phép người lập trình đơn giản hóa việc mơ hình thiết kế phần cứng nhiều Như vậy, FPGA/CPLD có vai trị quan trọng hệ mạng vô tuyến 4G SystemC giúp thực thiết kế hiệu CPLD cung cấp cho nhà thiết kế mạch logic có dung lượng lớn để thiết kế mạch phức tạp chip CPLD coi tập hợp SPLDs Một SPLD nhóm cổng nối liền với mà chúng lập trình để thực chức Được phát triển năm SVTH: Đặng Minh Tòng Trang: 71 GVHD: Th.S Phạm Thiên Duy 1970, SPLD phần để thiết kế SPLD, PAL, PLA CPLD chứa khối SPLD, SPLD coi khối logic bao gồm Pal PLA Công nghệ CPLD phát triển cho ứng dụng như: Các thiết kế đơn giản, thiết bị có giá thành thấp, chức đơn giản Giảm kích thước mạch 7.2 Ứng dụng đề tài: Đề tài: “Thiết kế máy phát sóng đếm tần sử dụng CPLD – ispLSI 1032 hiển thị lên LED đoạn” giới hạn việc thiết kế cho chip ispLSI-1032 phát sóng vng đếm tần số sóng vng khoảng tần số tối đa 10MHz Mục đích việc thiết kế bước đầu giúp làm quen với thiết kế phần cứng, từ ta phát triển lên thành máy phát máy đếm nhiều dạng sóng khác chip, để chip CPLD ứng dụng nhiều linh hoạt lĩnh vực viễn thông SVTH: Đặng Minh Tòng Trang: 72 GVHD: Th.S Phạm Thiên Duy TÀI LIỆU THAM KHẢO Tiếng Việt [1] Đinh Sỹ Hiền, thiết kế hệ thống VLSI, NXB ĐHQG Tp Hồ Chí Minh [2] Tống Văn On, Hệ thống VLSI Tiếng Anh [1] Andrew Brown, VLSI Circuits and System in Silicon, McGraw-Hill, 1991 [2] Bob Zeidman, Introduction to CPLD and FPGA Design [3] HDL Design with Precision RTL Synthesis: CPLD Flow Tutorial, Lattice Semiconductor Corporation [4] HDL Design with Synplify:CPLD Flow Tutorial, Lattice Semiconductor Corporation [5] John P Uyemura, Introduction to VLSI Circuits and Systems, John Wiley & Sons 2002 [6] Quick Start Guide for ispLEVER Software, Lattice Semiconductor Corporation [7] Peter J Ashenden, VHDL Quick Start, The University of Adelaide [8] Stephen Brown And Zvonko Vranesic, Fundamemtals Of Digital Logic With Vhdl Design [9] Weste Neil H.E, David Harris, CMOS VLSI Design - A Circuits and Systems Perspective , Prentice Hall 2002 SVTH: Đặng Minh Tòng Trang: 73 ... I/O - I/O - I/O - I/O Chân vào, ra: chân dùng để giao tiếp với mãng logic I/O - I/O 11 - I/O 12 - I/O 15 I/O 16 - I/O 19 - I/O 20 - I/O 23 I/O 24 - I/O 27 - I/O 28 - I/O 31 I/O 32 - I/O 35 - I/O... I/O 35 - I/O 36 - I/O 39 I/O 40 - I/O 43 - I/O 44 - I/O 47 I/O 48 - I/O 51 - I/O 52 - I/O 55 I/O 56 - I/O 59 - I/O 60 - I/O 63 IN – IN Đây chân ngõ vào chuyên dụng ispEN Input - Đây chân chuyên... architecture-name OF entity-name IS signal-declarations; function-definitions; procedure-definitions; BEGIN PROCESS-blocks; concurrent-statements; END architecture-name; Những câu lệnh bên process-block
Ngày đăng: 23/10/2022, 18:18
Xem thêm: