BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - LUẬN VĂN THẠC SĨ KHOA HỌC Nghiên cứu giải pháp cải thiện thời gian trễ độ tắc nghẽn mạng kết nối hệ thống máy tính đa xử lý có nhớ chung phân bố NGÀNH : KỸ THUẬT ĐIỆN TỬ MÃ SỐ: KOEU DAVY Người hướng dẫn khoa học : TS BÙI VIỆT KHÔI HÀ NỘI - 2007 -i- MỤC LỤC Chương I TỔNG QUAN VỀ MÁY TÍNH ĐA XỬ LÝ 1.1 Lịch sử phát triển đời máy tính đa xử lý 1.1.1 Lịch sử phát triển máy tính 1.1.2 Sự đời máy tính đa xử lý 1.2 Cấu trúc Phân loại máy tính xử lý song song 1.2.1 Phân loại theo Flynn 1.2.1.1 Đơn dòng lệnh, Đơn dòng liệu: SISD – Single Instruction, Single Data 1.2.1.2 Đơn dòng lệnh, Đa dòng liệu: SIMD – Single Instruction, Multiple Data 1.2.1.3 Đa dòng lệnh, Đơn dòng liệu: MISD – Multiple Instruction, Single Data 1.2.1.4 Đa dòng lệnh, Đa dòng liệu: MIMD – Multiple Instruction, Multiple Data 1.2.2 Phân loại máy tính song song dựa kiến trúc MIMD 10 1.3 Phân loại máy tính có kiến trúc MIMD 11 1.3.1 Máy tính có nhớ phân tán – Distributed Memory System 11 1.3.1.1 Ưu điểm kiến trúc MIMD nhớ phân tán 11 1.3.1.2 Nhược điểm kiến trúc MIMD nhớ phân tán 12 1.3.2 Máy tính có nhớ chung – Shared Memory 13 1.3.2.1 Ưu điểm kiến trúc MIMD nhớ chung 13 1.3.2.2 Nhược điểm kiến trúc MIMD nhớ chung 14 -ii- 1.4 Kiến trúc MIMD nhớ chung - Shared memory MIMD 15 1.4.1 Phân loại kiến trúc MIMD nhớ chung 15 1.4.2 Kiến trúc nhớ chung vật lý 16 1.4.2.1 Định nghĩa 16 1.4.2.2 Đặc điểm 16 1.4.3 Kiến trúc nhớ chung phân bố - Distributed-shared memory 17 1.4.3.1 Định nghĩa 17 1.4.3.2 Đặc điểm 17 1.4.4 Kiến trúc truy nhập nhớ không đồng - NUMA 18 1.4.4.1 Cấu tạo của máy tính kiến trúc NUMA 18 1.4.4.2 Ưu điểm máy tính kiến trúc NUMA 18 1.4.4.3 Nhược điểm máy tính kiến trúc NUMA 19 Chương II MẠNG KẾT NỐI TRONG MÁY TÍNH ĐA XỬ LÝ 2.1 Phân loại mạng kết nối máy tính đa xử lý 20 2.1.1 Mạng kết nối tĩnh – Static Topologies 21 2.1.1.1 Miêu tả mạng kêt nối tĩnh – Descriptions 21 2.1.1.2 Phương thức định tuyến mạng kết nối tĩnh - Routings 24 2.1.2 Mạng kết nối động – Dynamic Topologies 25 2.1.3 Mạng kết nối động chung đường – Shared Path Networks 27 2.1.3.1 Mạng kết nối động đơn bus dùng chung – Single Shared Bus Network 27 2.1.3.2 Mạng kết nối động đa bus dùng chung – Multiple Shared Bus Network 34 2.1.4 Mạng chuyển mạch – Switching Networks 39 2.1.4.1 Mạng Crossbar 39 -iii- 2.1.4.2 Mạng nhiều tầng – Multistage Networks 40 2.2 Đánh giá chung mạng kết nối hệ đa xử lý 43 2.3 Mạng tái cấu hình – Reconfigurable network 45 2.3.1 Khái niệm mạng tái cấu hình 45 2.3.2 Hoạt động mạng tái cấu hình 46 Chương III MƠI TRƯỜNG MƠ PHỎNG HỆ THỐNG MÁY TÍNH ĐA XỬ LÝ 3.1 Giới thiệu chung môi trường mô 50 3.1.1 Cơng cụ mơ tồn hệ thống (full-system simulator) 51 3.1.2 Simics 52 3.1.2.1 Giới thiệu Simics 52 3.1.2.2 Các ứng dụng Simics 53 3.1.2.3 Các đặc điểm ưu việt Simics 54 3.1.2.4 Lợi ích việc sử dụng Simics 56 3.1.3 Ứng dụng Simics trình nghiên cứu 57 3.2 SunFire 58 3.2.1 Giới thiệu chung máy chủ SunFire 58 3.2.2 SunFire 6800 59 3.2.2.1 Giới thiệu chung 59 3.2.2.2 Các đặc điểm Sun Fire 6800 60 3.3 Hệ điều hành Solaris 61 3.3.1 Giới thiệu 61 3.3.2 Quá trình phát triển Solaris 61 3.3.3 Các kiến trúc hổ trợ hệ điều hành Solaris 62 -iv- 3.3.4 Ưu điểm Solaris 9.0 63 Chương IV KẾT QUẢ MƠ PHỎNG VÀ PHÂN TÍCH 4.1 Đặt vấn đề 65 4.2 Giới thiệu SPLASH-2 (benchmark application) 67 4.2.1 Barnes 68 4.2.2 LU 68 4.2.3 Cholesky 68 4.2.4 FFT 69 4.2.5 Ocean 69 4.2.6 Radix 69 4.2.7 Water 70 4.3 Kết mô hệ thống máy tính song song có mạng kết nối có băng thơng thay đổi 70 4.3.1 Xét ảnh hưởng băng thông thời gian trễ mạng 71 4.3.2 Xét ảnh hưởng băng thông độ tắc nghẽn mạng 75 4.4 Kết mơ hệ thống máy tính song song có mạng kết nối tái cấu hình 78 4.4.1 Xét mức độ cải thiện thời gian trễ mạng sử dụng mạng kết nối tái cấu hình 79 4.4.2 Xét mức độ cải thiện tỷ lệ tắc nghẽn mạng sử mạng mạng kết nối tái cấu hình 84 KẾT LUẬN… 89 TÀI LIỆU THAM KHẢO 90 -v- DANH MỤC CÁC TỪ VIẾT TẮT LSI Large scale intergrated VLSI Very large scale intergrates ALU Arithmetic-Logic Unit SISD Single instruction - single data SIMD Single instruction - multiple data MISD Multiple instruction - single data MIMD Multiple instruction - multiple data PE Processing element UMA Uniform Memory Access NUMA Non Uniform Memory Access CC-NUMA Cache Coherency Non Uniform Access COMA Cache Only Memory Access R Request G Grant SPLASH Stanford Parallel Application for Share Memory FFT Fast Fourier Transform LU Lower/Upper SPLASH Standford parallel application for shared memory -vi- BẢNG ĐỐI CHIẾU THUẬT NGỮ VIỆT - ANH Bộ xử lí Processor Bộ nhớ Memory Máy tính song song Parallel Computer Bộ nhớ phân bố Distributed Memory Xử lý song song Parallel processing Một dòng liệu Single data Nhiều dòng liệu Multiple data Một lệnh Single instruction Nhiều lệnh Multiple instructions Bộ điều khiển Control unit Kiến trúc hàng đợi Pipeline Bộ nhớ chung Shared Memory Mạng kết nối Interconnection network Phần tử xử lý Processing Element Bản tin Message Hệ thống đa máy tính Multicomputer Hệ thống đa xử lý Multiprocessor Kiến trúc liên lạc tin Message-passing architecture Kiến trúc nhớ chung Shared memory MIMD architecture Kiến trúc nhớ phân bố Distributed memory MIMD architecture Kiến trúc nhớ chung vật lý Physically shared memory system -vii- Kiến trúc nhớ chung phân bố Distributed (virtual) shared memory system Truy nhập đồng vào nhớ Uniform Memory Access Truy nhập nhớ không đồng Non-Uniform memory access Truy nhập nhớ không đồng Cache-coherent có nhớ đệm on-uniform memory access Truy nhập nhớ sử dụng Cache-only memory access nhớ đệm Mạng kết nối tĩnh Static network Mạng kết nối trực tiếp Direct network Mạng kết nối động Dynamic network Kiến trúc Topology Hình khối Hypercube Mạng đường chung Shared path network Mạng chuyển mạch Switching network Mạng đơn bus Single shared bus Phần tử logic phân phối bus Bus arbiter logic Các đường trao đổi bus Bus exchange liné Đường truyền gửi yêu cầu Request line Đường truyền phân quyền Grant lines Đường báo bận Bus busy line Bus chế độ khóa Locked bus Bus chế độ tạm hoãn Pended bus Bus làm việc chế độ hoạt động Split-transaction bus riêng biệt -viii- Hệ thống chiều nhiều bus 1-dimension multiple bus system Hệ thống chiều 2-or-3 dimension bus Hệ thống cluster bus Cluster bus system Hệ thống bus phân cấp Hierachical bus system Phần tử phân phối bus 1-N 1-of-n arbiter Phần tử phân phối bus b-m b-of-m arbiter Kiến trúc bó Cluster architecture Mạng đa tầng Multistage network Mạng tái cấu hình Reconfigurable network Kết nối thêm Extra link chặng single hop Nhiều chặng Multihop Khoảng thời gian cấu hình lại interval mạng hay thời gian phân tích mạng Cơng cụ mơ tồn hệ Full-system simulator thống Trình điều khiển thiết bị Device driver Mạng on-chip network on-chip Hệ thống nhúng Embedded System Tường lửa tích hợp intergrated firewall card thơng minh smart card Lập trình có cấu trúc Sructured programming Chương trình ứng dụng chuẩn Benchmark Ma trận bậc thang Upper triagular matrix Ma trận bậc thang Lower triagualar matrix -ix- DANH MỤC CÁC BẢNG Bảng 4.3.1 Thời gian trễ mạng ứng dụng chạy hệ thống máy tính 16 vi xử lý (đo CPU cycles) 72 Bảng 4.3.2 Độ cải thiện thời gian trễ mạng ứng dụng chạy hệ thống máy tính 16 vi xử lý (tính theo % ) 73 Bảng 4.3.3 Tắc nghẽn mạng (%) ứng dụng chạy hệ thống máy tính 16 vi xử lý có băng thơng thay đổi 76 Bảng 4.3.4 Độ cải thiện độ tắc nghẽn mạng (%) ứng dụng chạy hệ thống máy tính 16 vi xử lý có băng thơng thay đổi 77 Bảng 4.4.1 Thời gian trễ mạng ứng dụng chạy hệ thống máy tính 16 vi xử lý (đo CPU cycles) 80 Bảng 4.4.2 Độ cải thiện thời gian trễ mạng(%) ứng dụng 81 Bảng 4.4.3 Tỉ lệ tắc nghẽn mạng ứng dụng sử dụng mạng tái cấu hình 85 Bảng 4.4.4 Độ cải thiện tỉ lệ tắc nghẽn ứng dụng sử dụng mạng tái cấu hình Torus x 86 -77- (N=16bit chọn 100%) Kết tính độ cải thiện độ tắc nghẽn mạng thể Bảng.4.3.4 Bảng 4.3.4 Độ cải thiện độ tắc nghẽn mạng (%) ứng dụng chạy hệ thống máy tính 16 vi xử lý có băng thơng thay đổi Flitsize N=16 bit N=32 bit N=64 bit N=128 bit Barnes 100% 14.00% 19.64% 67.95% Cholesky 100% 12.99% 43.81% 66.16% FFT 100% 17.61% 42.49% 66.20% LU 100% 21.29% 48.18% 69.75% Raytrace 100% 18.58% 28.14% 51.91% Volrend 100% 9.45% 51.34% 75.04% Water (sp) 100% 10.17% 25.42% 56.12% Ứng dụng Để dễ dàng cho việc quan sát đánh giá kết tính tốn ta thể chúng hình vẽ (Hình.4.3.2) Kết Hình.4.3.2 cho ta thấy ta tăng băng thông lên, cụ thể tăng N= 32bit, 64 bit, 128 bit độ tắc nghẽn mạng phần lớn ứng dụng giảm đáng kể Do đó, ta khẳng định điều ta tăng băng thơng mạng lên độ tắc nghẽn mạng giảm đáng kể, cụ thể N=32bit độ cải thiện tắc nghẽn mạng trung bình đạt khoảng 14.87% Khi N=64bit độ cải thiện tắc nghẽn mạng trung bình đạt khoảng 37% Trong đó, N=128bit độ cải thiện tắc nghẽn mạng trung bình đạt tới 64.73% -78- Tỷ lệ giảm độ tắc nghẽn mạng 100.00% 80.00% 60.00% 40.00% 20.00% 0.00% 16 bit Barnes 32 bit Cholesky FFT 64 bit LU Raytrace 128 bit Volrend Water(sp) Hình 4.3.2 Đồ thị biểu diễn tỷ lệ độ tắc nghẽn mạng thay đổi băng thông mạng Vậy qua kết mô thấy giải pháp tăng băng thông mạng lên để giảm tắc nghẽn mạng giải pháp hiệu mặt hiệu hoạt động toàn hệ thống băng thơng mạng kết nối đủ lớn, BW=12.8Gb/s độ tắc nghẽn mạng cải thiện tới 64% Tuy nhiên việc thực mạng kết nối có tốc độ cao đến máy tính địi hỏi chi phí lớn 4.4 Kết mơ hệ thống máy tính song song có mạng kết nối tái cấu hình Như trình bày phần ta thấy mạng kết nối có băng thơng thấp tỷ lệ tắc nghẽn mạng cao Vậy ngồi việc thay đổi băng mạng lên có giải pháp khác nhằm cải thiện tình trạng tắc nghẽn mạng kết nối hay không? Một câu trả lời hồn tồn với giả thiết đơn giản sau: Việc giải toán tắc nghẽn mạng giống vấn đề tắc nghẽn giao thông Nếu việc tăng băng thông (mở rộng đường) khó thực thường -79- chi phí cao việc đặt thêm đường kết nối phụ (cầu vượt) để chia lưu lượng đường hồn tồn thực với chi phí thấp hiệu cao Vì mạng kết nối cố định ta hồn tồn đặt thêm đường kết nối phụ (extra link) khoảng thời gian ∆t định nhằm để chia sẻ lưu lượng mạng đường kết nối cố định (fixed link) Một mạng kết nối định nghĩa “mạng kết nối tái cấu hình – Reconfigurable Interconnect Network” (được trình bày kỹ chương II luận văn) Việc đặt thêm đường kết nối tạm thời (elink) khoảng thời gian ∆t vào cặp node có lưu lượng bận xa hồn tồn khắc phục hạn chế mạng kết nối cố định tăng hiệu toàn hệ thống Tuy nhiên vấn đề lớn đặt cần phải xem mạng tái cấu hình cải thiện trễ tắc nghẽn mạng cố định mức độ nào?, nên đặt elink elink có thời gian sống (living time) bao lâu? Và khoảng thời gian ∆t có hiệu cao định nhất? 4.4.1 Xét mức độ cải thiện thời gian trễ mạng sử dụng mạng kết nối tái cấu hình Để có câu trả lời cho câu hỏi trên, ta cần phải tiến hành q trình thực nghiệm mơ để đánh giá cách xác khách quan mức độ ảnh hưởng mạng kết nối (mạng tái cấu hình) hiệu toàn hệ thống Ở tơi sử dụng chương trình mơ Simics để mô hệ thống máy chủ đa xử lý Sunfire 6800 hãng Sun Microsystem với 16 vi xử lý UtraSPARC III 1GHz chạy hệ điều hành Solaris 9.0 Và mạng kết nối sử dụng hệ thống mạng kết nối cố định dạng torus x Sau tơi chạy chương trình ứng dụng đánh giá SPLASH-2 (Barnes, Cholesky, -80- LU, FFT, Ocean (cont) …) hai mạng cố định mạng tái cấu hình Sau phân tích đánh giá xem liệu hiệu hệ thống có cải thiện đáng kể không chạy mạng kết nối Mỗi node mạng có tối đa elink (max fanout=2 ) kết nối vào (thực với công nghệ thực vậy) Cứ sau khoảng thời gian ∆t elink cũ bị huỷ bỏ elink hình thành đặt vào cặp node Hệ thống đánh giá SPLASH-2 chạy khoảng ∆t khác s, 10 s, 100 s, 1ms 10ms Sau kết mơ phân tích đánh giá hệ thống máy tính đa xử lý 16 vi xử lý sử dụng mạng kết nối cố định sử dụng mạng tái cấu hình (bảng.4.4.1) Bảng 4.4.1 Thời gian trễ mạng ứng dụng chạy hệ thống máy tính 16 vi xử lý (đo CPU cycles) Mạng Cố định Tái cấu hình t 1µs Tái cấu hình t 100µs Tái cấuhình t 1ms Barnes 914 754 766 780 769 786 LU 920 714 696 709 724 728 Ocean(cont) 973 739 736 757 760 768 Radix 973 745 748 747 762 772 Raytrace 1161 991 1042 1044 1007 1028 Water(sp) 899 710 722 728 731 755 Ứng dụng Tái cấu hình t 10µs Tái cấu hình t 10ms Bảng 4.4.1 cho ta kết thời gian trễ mạng ứng dụng SPLASH-2 sau chạy mơ hệ thống máy tính 16 vi xử lý với mạng kết nối Torus 4x có mạng kết nối tái cấu hình -81- Trong hệ thống đa xử lý có nhớ chung phân bố, vi xử lý phép truy nhập vào vùng nhớ vi xử lý khác để lấy thông tin cần thiết cho trình xử lý Khi tính tốn cơng việc đó, vi xử lý tìm liệu vùng nhớ cục trước, khơng tìm thấy liệu cần xử lý, phải truy nhập vào vùng nhớ xử lý khác để tìm liệu cần thiết, tiến trình tạm thời dừng lại để vi xử lý tìm kiếm thơng tin vùng nhớ vi xử lý khác chuyển liệu qua mạng kết nối vùng nhớ mình, thời gian chờ gọi thời gian trễ mạng (Remote Latency) Thời gian trễ mạng tăng lên mạng bị tắc nghẽn ảnh hưởng tới tồn tiến trình xử lý Qua quan sát thấy rõ, chạy ứng dụng mạng kết nối tái cấu hình, thời gian trễ mạng ứng dụng giảm đáng kể so với chạy mạng cố định Để thấy rõ điều ta quan sát tiếp bảng 4.4.2 Bảng 4.4.2 Độ cải thiện thời gian trễ mạng(%) ứng dụng Mạng Cố định Tái cấu hình t 1µs Tái cấu hình t 100µs Tái cấuhình t 1ms Barnes 100% 17.51% 16.19% 14.66% 15.86% 14.00% LU 100% 22.39% 24.35% 22.93% 21.30% 20.87% Ocean(cont) 100% 24.05% 24.36% 22.20% 21.89% 21.07% Radix 100% 23.43% 23.12% 23.23% 21.69% 20.66% Raytrace 100% 14.64% 10.25% 10.08% 13.26% 11.46% Water(sp) 100% 21.02% 19.69% 19.02% 18.69% 16.02% Ứng dụng Tái cấu hình t 10µs Tái cấu hình t 10ms -82- Bảng.4.4.2 cho thấy độ cải thiện thời gian trễ mạng ứng dụng chạy mạng tái cấu hình Độ cải thiện thời gian trễ mạng tính bằng: Độ cải thiện thời gian trễ mạng=(1 Thoi gian tre tren mang tai cau hinh ) 100% (4) Thoi gian tre tren mang co dinh Ví dụ: độ cải thiện thời gian trễ mạng ứng dụng LU với t = 10 s là: Độ cải thiện thời gian trễ mạng = (1- 696/920) 100% = 24.35% Quan sát bảng 4.4.2 ta thấy thời gian trễ mạng ứng dụng giảm đáng kể chạy mạng tái cấu hình, thấp ứng dụng raytrace từ 10% đến 14.5%, cao phải kể đến ứng dụng Ocean(cont) giảm từ 21% đến 24.5% Để dễ dàng cho việc quan sát đánh giá kết tính tốn ta thể chúng hình vẽ (Hình.4.4.1) Độ cải thiện thời gian trễ mạng 30.00% 25.00% 20.00% 15.00% 10.00% 5.00% 0.00% 1µs Barnes 10µs LU 100µs Ocean(cont) Radix 1ms Raytrace 10ms Water(sp) Hình 4.4.1 Đồ thị biểu diễn độ cải thiện thời gian trễ mạng có mạng kết nối tái cấu hình -83- Trên Hình 4.4.1 ta thấy rõ độ cải thiện thời gian trễ mạng ứng dụng chạy mạng tái cấu hình Hầu hết ứng dụng có thời gian trễ mạng giảm từ 15% đến 24%, trừ raytrace từ 10% đến 14.5% Tại khoảng t khác độ cải thiện thời gian trễ mạng khác nhau, nhiên mà ta tăng khoảng t lên độ cải thiện thời gian trễ mạng giảm dần Để việc đánh giá dễ dàng hơn, tổng hợp tất số liệu tồn ứng dụng SLASH-2 sau chia trung bình để đường đồ thị biểu diễn Hình 4.4.2 Độ cải thiện thời gian trễ mạng trung bình 21.00% 20.00% 19.00% 18.00% 17.00% 16.00% 1µs 10µs 100µs 1ms 10ms Hình 4.4.2 Đồ thị biểu diễn độ cải thiện thời gian trễ mạng trung bình ứng dụng Trên Hình.4.4.2 ta thấy độ cải thiện thời gian trễ mạng trung bình đạt khoảng từ 18% đến 20% Ta dễ dàng nhận thấy độ cải thiện khoảng t từ 10 s đến 1ms có độ chênh lệch khơng 1%, đặc biệt khoảng thời gian từ 100 s đến 1ms gần khơng thay đổi Như ta xác định rõ khoảng thời gian đặt tái cấu hình chọn khoảng vài micro giây -84- 4.4.2 Xét mức độ cải thiện tỷ lệ tắc nghẽn mạng sử mạng mạng kết nối tái cấu hình Ngồi việc phân tích độ cải thiện mặt thời gian trễ mạng ta sử dụng mạng kết nối, cịn vấn đề vơ quan trọng khác cần phải giải độ tắc nghẽn mạng kết nối (congestion) Như ta biết có nhiều nút mạng muốn kết nối tới nút xa qua nút trung gian nút kết nối trước kết nối trước nút kết nối sau phải chờ nút trung gian Nếu có nhiều nút chờ gây tắc nghẽn mạng nút trung gian Ngoài ra, nút mạng muốn trao đổi thơng tin với nút xa qua nút trung gian, nút trung gian có kết nối trao đổi thơng tin với khác dẫn đến tình trạng tắc nghẽn mạng nút trung gian Vậy có tình trạng tắc nghẽn xảy liệu có giải pháp hữu hiệu để giảm tỷ lệ tắc nghẽn hay khơng? Một câu trả lời hồn tồn với giả thiết đơn giản sau: Việc giải toán tắc nghẽn mạng giống vấn đề tắc nghẽn giao thông Nếu việc tăng băng thơng (mở rộng đường) khó thực thường chi phí cao việc đặt thêm đường kết nối phụ (cầu vượt) để chia lưu lượng đường hồn tồn thực với chi phí thấp hiệu cao Vì mạng kết nối cố định ta hồn tồn đặt thêm đường kết nối phụ khoảng thời gian ∆t định nhằm để chia sẻ lưu lượng mạng đường kết nối cố định Một mạng kết nối định nghĩa mạng kết nối tái cấu hình – Reconfigurable Interconnect Network Nếu ta giảm độ tắc nghẽn mạng lượng hiệu suất tồn hệ thống cải thiện đáng kể Để thấy rõ mức độ cải thiện độ tắc nghẽn -85- mạng ta sử dụng mạng tái cấu hình thay dùng mạng kết nối cố định, tiến hành mô hệ thống sử dụng mạng kết nối tái cấu hình Torus x Và kết tỷ lệ tắc nghẽn mạng thu thể bảng 4.4.3 Bảng 4.4.3 Tỉ lệ tắc nghẽn mạng ứng dụng sử dụng mạng tái cấu hình Mạng Cố định Ứng dụng Tái cấu hình t 1µs Tái cấu hình t 10µs Tái cấu hình t 100µs Tái cấuhình t 1ms Tái cấu hình t 10ms Barnes 31.80% 16.30% 17.20% 19.20% 18.20% 20.50% LU 34.60% 16.70% 15.30% 17.10% 17.80% 18.00% Ocean(cont) 37.60% 19.60% 18.70% 20.20% 20.20% 20.90% Radix 36.50% 18.40% 18.50% 18.40% 19.70% 20.40% Raytrace 36.70% 20.20% 23.60% 25.00% 22.80% 24.20% Water(sp) 38.00% 19.30% 20.50% 20.40% 20.50% 23.50% Để thấy rõ mức độ ảnh hưởng việc sử dụng mạng kết nối tới độ tắc nghẽn mạng ta phải tính độ cải thiện độ tắc nghẽn mạng Độ cải thiện tỷ lệ tắc nghẽn mạng tính sau: Độ cải thiện tỷ lệ tắc nghẽn = ( Ty le tac tren mang tai cau hinh ) 100% (5) Ty le tac tren mang co dinh Ví dụ: Độ cải thiện tỷ lệ tắc nghẽn ứng dụng LU với t = 10 s : Độ cải thiện tỷ lệ tắc nghẽn mạng =(1 15.30% ) 100% = 55.78% 34.60% -86- Kết tính độ cải thiện tỷ lệ độ tắc nghẽn mạng thể Bảng.4.4.4 Bảng 4.4.4 Độ cải thiện tỉ lệ tắc nghẽn ứng dụng sử dụng mạng tái cấu hình Torus x Mạng Cố định Tái cấu hình t 1µs Tái cấu hình t 100µs Tái cấuhình t 1ms Barnes 100% 48.74% 45.91% 39.62% 42.77% 35.53% LU 100% 51.73% 55.78% 50.58% 48.55% 47.98% Ocean(cont) 100% 47.87% 50.27% 46.28% 46.28% 44.41% Radix 100% 49.59% 49.32% 49.59% 46.03% 44.11% Raytrace 100% 44.96% 35.69% 31.88% 37.87% 34.06% Water(sp) 100% 49.21% 46.05% 46.32% 46.05% 38.16% Ứng dụng Tái cấu hình t 10µs Tái cấu hình t 10ms Quan sát bảng 4.4.4 ta thấy tỷ lệ tắc nghẽn mạng ứng dụng giảm đáng kể chạy mạng tái cấu hình Tại t tỷ lệ tắc nghẽn mạng giảm hoàn toàn khác Độ cải thiện thấp ứng dụng raytrace từ 31% đến 45% cao phải kể đến ứng dụng LU giảm từ 47.98% đến 55.78% Để dễ dàng cho việc quan sát đánh giá kết tính tốn ta thể chúng hình vẽ (Hình.4.4.3) Trên Hình 4.4.3 ta thấy rõ độ cải thiện tỷ lệ tắc nghẽn mạng ứng dụng chạy mạng tái cấu hình Hầu hết ứng dụng có tỷ lệ tắc nghẽn mạng giảm từ 40% đến 50%, trừ raytrace từ 31% đến 45% Tại khoảng t khác độ cải thiện tỷ lệ tắc nghẽn mạng khác nhau, nhiên ta tăng giá trị t lên độ cải thiện độ tắc nghẽn giảm dần -87- Độ cải thiện tỷ lệ tắc nghẽn mạng 70.00% 60.00% 50.00% 40.00% 30.00% 20.00% 1µs Barnes 10µs LU 100µs Ocean(cont) Radix 1ms Raytrace 10ms Water(sp) Hình 4.4.3 Đồ thị biểu diễn độ cải thiện tỷ lệ tắc nghẽn mạng kết nối Để việc đánh giá dễ dàng hơn, tổng hợp tất số liệu tồn ứng dụng SLASH-2 sau chia trung bình để đường đồ thị biểu diễn Hình 4.4.4 Độ cải thiện tỷ lệ tắc nghẽn trung bình 50.00% 45.00% 40.00% 35.00% 30.00% 1µs 10µs 100µs 1ms Hình 4.4.4 Đồ thị biểu diễn độ cắt giảm tỷ lệ tắc nghẽn mạng 10ms -88- Trên Hình.4.4.4 đây, ta thấy độ cải thiện tỷ lệ tắc nghẽn mạng trung bình đạt khoảng từ 40% đến 50% Ta dễ dàng nhận thấy độ cải thiện khoảng t từ 10 s đến 1ms có độ chênh lệch khơng q 1%, đặc biệt khoảng thời gian từ 100 s đến 1ms gần khơng thay đổi Như ta xác định rõ ràng khoảng thời gian đặt tái cấu hình chọn khoảng vài micro giây -89- KẾT LUẬN Qua kết mô phỏng, ta thấy giải pháp tăng băng thông mạng kết nối cố định với mục đích nhằm để cải thiện độ tắc nghẽn mạng giải pháp có hiệu cao mặt hiệu suất hoạt động tồn hệ thống băng thơng đủ lớn Cụ thể băng thông BW=12.8 Gb/s độ tắc nghẽn mạng cải thiện tới 64% Tuy nhiên việc thực mạng kết nối có tốc độ cao máy tính địi hỏi chi phí lớn Vì giải pháp khác có hiệu cao hồn tồn thực với chi phí thấp đề xuất: Đó giải pháp sử dụng mạng kết nối tái cấu hình trình thực chương trình Với kết mơ thu được, ta khẳng định việc sử dụng mạng tái cấu hình có tính hiệu cao việc giảm tỷ lệ tắc nghẽn mạng từ 40% đến 50% thời gian trễ mạng từ 18% đến 20% mạng kết nối hệ thống đa xử lý có nhớ chung phân bố, đồng thời xác định khoảng thời gian cho việc đặt thêm kết nối phụ Qua việc phân tích ta thấy khoảng thời gian nên tiến hành đặt kết nối phụ nằm khoảng vài micro giây Và điều hoàn tồn thực với cơng nghệ quang học Tuy nhiên dù kết q trình mơ tơi tin tương cơng trình nghiên cứu có ích cho việc thiết kế chế tạo máy tính đa xử lý ngày mơt hiệu -90- TÀI LIỆU THAM KHẢO [1] Dezo Sima, Terence Fountain, Péter Kacsuk, AD McGettrick, AddisonWesley 1997, Chapter 15-18 (535-747) “Adavance Computer Architecture-A design space approach” [2] Kai Hwang, International editions ed: McGraw-Hill,1993 “Advanced Computer Architecture: Parallelism, Scalability, Programmability” [3] J Hennessy and D Patterson, Third ed San Francisco, California, USA: Morgan Kaufmann, 2002, “Computer Architecture: A Quantitative Approach” [4] P.S Magnusson, M Christensson, J Eskilson, D Forsgren, G Hallberg, J Hogberg, F Larsson, A Moestedt, and B Werner, IEEE Computer magazine, vol 35(2), pp 50 - 58, 2002, "Simics: A full system simulation platform," [5] S C Woo, M Ohara, E Torrie, J P Singh, and A Gupta, Proceedings of the 22nd International symposium on Computer Architecture, pp 24 - 36, 1995 "TheSPLASH-2 programs: Characterization and Methodological Considerations," [6] W Heirman, J Damble, J V Campenhout Universiteit Gent, ELIS SintPietersnieuwstaraat 41 9000 Gent, Belgium “Predicting the Performance of Reconfigurable Interconnections in Distributed Shared Memory,” [7] Bui Viet Khoi1, Pham Doan Tinh1, Nguyen Nam Quan1, I Artudo2, D Manjarres2, W Heirman3, C Debaes2, J Dambre3, J V Campenhout3, Hugo -91- Thienpont3, “Reconfigurable Interconnection Networks in Distributed Shared Memory Systems : a study on communication patterns” Department of Electronics and Informatics, Hanoi University of Technology, Viet Nam Department of Applied Physics and Photonics, Vrije University Brussel, Belgium Electronics and Information Systems Department, University Gent, Belgium [8] I Artundo, L Desmet, W Heirman, C Debaes, J Dambre, Jan M Campenhout and H Thienpont, 1077-260X/$20.00 © 2006 IEEE,“Selective Optical Broadcast Component for Reconfigurable Multiprocessor Interconnections” [9] Steven Cameroon Woo, Moriyoshi Ohara, Evan Torrie, Jaswinder Pal Singh, Anoop Gupta, Proccedings of the 22nd Annual International Symposium on Computer Architecture, pages 24-36, June 1995, “The SPLASH-2 Programs: Characterization and Methodolegical Considerations” ... đưa giải pháp nhằm cải thiện thời gian trễ mạng cải thiện độ tắc nghẽn mạng kết nối để cải thiện hiệu hoạt động máy tính đa xử lý Luận văn tơi có tên : " Nghiên cứu giải pháp cải thiện thời gian. .. kết nối xử lý với với nhớ gọi Mạng kết nối (interconnection network) Trong hệ thống có nhớ phân bố (đa máy tính) nhớ chung (đa xử lý) , vai trò mạng kết nối khác Trong hệ đa máy tính, mạng kết nối. .. hành cơng trình nghiên cứu máy tính song song mạng kết nối máy tính song song, đồng thời sâu vào nghiên cứu giải pháp cho mạng kết nối hệ thống đa xử lý có chung phân bố, Mạng kết nối tái cấu hình