Nghiên cứu mạng kết nối mới cho hệ thống máy tính đa xử lý

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - LUẬN VĂN THẠC SĨ KHOA HỌC NGHIÊN CỨU MẠNG KẾT NỐI MỚI CHO HỆ THỐNG MÁY TÍNH ĐA XỬ LÝ NGÀNH : KỸ THUẬT ĐIỆN TỬ MÃ SỐ : LÊ CƯỜNG Người hướng dẫn khoa học : TS BÙI VIỆT KHÔI HÀ NỘI - 2007 i MỤC LỤC DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT DANH MỤC CÁC BẢNG DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ MỞ ĐẦU CHƯƠNG I : GIỚI THIỆU KIẾN TRÚC MÁY TÍNH SONG SONG 1.1 LỊCH SỬ PHÁT TRIỂN CỦA MÁY TÍNH SONG SONG 1.2 PHÂN LOẠI MÁY TÍNH SONG SONG 16 1.2.1 Kiến trúc máy tính đơn dòng lệnh đơn dòng liệu SISD (single instruction single data) 17 1.2.2 Kiến trúc máy tính đơn dịng lệnh đa dòng liệu SIMD (single instruction multiple data) 18 1.2.3 Kiến trúc máy tính đa dịng lệnh đơn dòng liệu MISD (multiple instruction single data) 19 1.2.4 Kiến trúc máy tính đa dịng lệnh đa dịng liệu MIMD (multiple instruction multiple data) 20 1.3 KIẾN TRÚC MÁY TÍNH MIMD (ĐA DỊNG LỆNH, ĐA DỊNG DỮ LIỆU) 21 1.3.1 Kiến trúc máy tính MIMD có nhớ phân tán 21 1.3.2 Kiến trúc MIMD có nhớ chung 22 ii CHƯƠNG II : MẠNG KẾT NỐI TRONG MÁY TÍNH SONG SONG VÀ MẠNG KẾT NỐI CĨ THỂ TÁI CẤU HÌNH 27 2.1 PHÂN LOẠI MẠNG KẾT NỐI TRONG MÁY TÍNH SONG SONG 27 2.1.1 Mạng kết nối tĩnh (mạng kết nối trực tiếp) 27 2.1.2 Mạng kết nối động 30 2.2 ĐẶC ĐIỂM MẠNG KẾT NỐI ĐỘNG 30 2.2.1 Phân loại mạng kết nối động 30 2.2.2 Các loại mạng kết nối động 31 2.3 ĐÁNH GIÁ CHUNG VỀ MẠNG KẾT NỐI TRONG HỆ ĐA XỬ LÝ 44 2.4 GIẢI PHÁP CHO MẠNG KẾT NỐI TRONG HỆ THỐNG CÓ BỘ NHỚ CHUNG PHÂN BỐ: MẠNG TÁI CẤU HÌNH ĐƯỢC (RECONFIGURABLE NETWORK) 45 2.4.1 Khái niệm mạng tái cấu hình luận văn 46 2.4.2 Hoạt động mạng tái cấu hình 46 CHƯƠNG III : MÔI TRƯỜNG MÔ PHỎNG 50 3.1 PHẦN MỀM MÔ PHỎNG CỦA SIMICS 50 3.1.1 Giới thiệu 50 3.1.2 Cấu trúc Simics Virtutech 52 3.2 NGƠN NGỮ LẬP TRÌNH PYTHON 55 3.3 GIỚI THIỆU VỀ SUNFIRE 6800 58 3.4 HỆ ĐIỀU HÀNH SUN SOLARIS 61 3.4.1 Lịch sử phát triển Solaris 61 3.4.2 Các đặc điểm Solaris 62 3.4.3 Hệ điều hành Solaris 63 iii CHƯƠNG IV : KẾT QUẢ MƠ PHỎNG VÀ PHÂN TÍCH 66 4.1 ĐẶT VẤN ĐỀ 66 4.2 GIỚI THIỆU BỘ ỨNG DỤNG SPLASH-2 67 4.2.1 LU 67 4.2.2 Barnes 68 4.2.3 Raytrace 68 4.2.4 Radix 68 4.2.5 Water 69 4.2.6 Ocean 69 4.3 KẾT QUẢ MÔ PHỎNG HỆ THỐNG MÁY TÍNH VỚI MẠNG KẾT NỐI CĨ THỂ TÁI CẤU HÌNH (RECONFIGURABLE INTERCONNECTION NETWORK) 70 KẾT LUẬN 95 TÀI LIỆU THAM KHẢO 96 DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT CPU Central Processor Unit SIMD Single Instruction Multiple Data MIMID Multiple Instruction Multiple Data DAP Distributed Array Processor MPP Massively Parallel Processor SISD Single Instruction Single Data MISD Multiple Instruction Single Data SMP Symemtric Multiprocessor PCs Personal Computers PE Processing Element UMA Uniform Memory Access NUMA Non Uniform Memory Access BBCU Bus - Bus Connection Unit DSM Distributed Shared Memory CLI Command Line Interface L1 Level L2 Level I/O Input/Output CDE Comon Desktop Environment SPLASH Stanford Parallel Application for Share Memory LU Lower/Upper 3-D Three Dimension DANH MỤC CÁC BẢNG Bảng 4.1: Thời gian trễ mạng mạng cố định mạng tái cấu hình chạy hệ thống máy tính vi xử lý (đo CPU cycles) 71 Bảng 4.2: Độ cải thiện thời gian trễ mạng mạng tái cấu hình chạy hệ thống máy tính vi xử lý 73 Bảng 4.3: Thời gian trễ mạng mạng cố định mạng tái cấu hình chạy hệ thống máy tính 16 vi xử lý (đo CPU cycles) 76 Bảng 4.4: Độ cải thiện thời gian trễ mạng mạng tái cấu hình chạy hệ thống máy tính 16 vi xử lý 77 Bảng 4.5: Thời gian trễ mạng mạng cố định mạng tái cấu hình chạy hệ thống máy tính 32 vi xử lý (đo CPU cycles) 80 Bảng 4.6: Độ cải thiện thời gian trễ mạng mạng tái cấu hình chạy hệ thống máy tính 32 vi xử lý 80 Bảng 4.7: Tỉ lệ tắc nghẽn mạng cố định mạng tái cấu hình chạy hệ thống máy tính vi xử lý 84 Bảng 4.8: Độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình chạy hệ thống máy tính vi xử lý 84 Bảng 4.9: Tỉ lệ tắc nghẽn mạng cố định mạng tái cấu hình chạy hệ thống máy tính 16 vi xử lý 87 Bảng 4.10: Độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình chạy hệ thống máy tính 16 vi xử lý 88 Bảng 4.11: Tỉ lệ tắc nghẽn mạng cố định mạng tái cấu hình chạy hệ thống máy tính 32 vi xử lý 90 Bảng 4.12: Độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình chạy hệ thống máy tính 32 vi xử lý 90 DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ Hình 1.1: Máy tính IBM 704 Hình 1.2: Máy tính CDC 6600 10 Hình 1.3: Máy tính PDP-11 11 Hình 1.4: Máy tính CRAY-XMP 13 Hình 1.5: Máy tính Sun SPARC 600 14 Hình 1.6: Máy tính Blue Horizon 15 Hình 1.7: Máy tính BlueGene/L 16 Hình 1.8 : Kiến trúc máy tính SISD 17 Hình 1.9 : Kiến trúc máy tính SIMD 18 Hình 1.10 : Kiến trúc máy tính MISD 19 Hình 1.11 : Kiến trúc máy tính MIMD 20 Hình 1.12: Kiến trúc máy tính có nhớ phân tán 22 Hình 1.13: Kiến trúc máy tính MIMD có nhớ chung 23 Hình 1.14: Kiến trúc máy tính kiểu UMA 24 Hình 1.15: Kiến trúc máy tính kiểu NUMA 25 Hình 2.1: Cách phân chia kiến trúc mạng kết nối trực tiếp 28 Hình 2.2: Một số topo mạng kết nối trực tiếp phổ biến 29 Hình 2.3 Sơ đồ phân loại mạng kết nối động 31 Hình 2.4 Kiến trúc hệ thống đa xử lý đơn bus 32 Hình 2.5: So sánh chế độ hoạt động bus trình ghi nhớ 34 Hình 2.6: So sánh chế độ hoạt động bus trình đọc nhớ 36 Hình 2.7: Hệ thống có phần tử phân phối bus trung tâm đường yêu cầu cấp bus riêng 37 Hình 2.8 Kiến trúc hệ thống đa xử lý nhiều bus 39 Hình 2.9: Kiến trúc Gigamax cluster 41 Hình 2.10 Sơ đồ tổng quát mạng crossbar 42 Hình 2.11: Mạng Bernes 8*8 43 Hình 2.12: Kiến trúc mạng tái cấu hình 46 Hình 2.13: Hoạt động đặt extra links mạng 48 Hình 3.1: Chương trình mơ Simics 51 Hình 3.2: Cấu trúc Simic virtutech 53 Hình 3.3: Tuỳ chọn cấu hình hệ thống mơ Simic 54 Hình 3.4: Mơ kết nối phần Simic 54 Hình 3.5: Giao diện ngơn ngữ lập trình Python 57 Hình 3.6: Các hệ máy chủ SunFire 59 Hình 3.7: Máy chủ SunFire 6800 60 Hình 3.8: Hệ điều hành Solaris 65 Hình 4.1: Đồ thị biểu diễn độ cải thiện thời gian trễ mạng mạng tái cấu hình hệ thống máy tính vi xử lý 74 Hình 4.2: Đồ thị biểu diễn độ cải thiện thời gian trễ mạng trung bình mạng tái cấu hình hệ thống máy tính vi xử lý 75 Hình 4.3: Đồ thị biểu diễn độ cải thiện thời gian trễ mạng mạng tái cấu hình hệ thống máy tính 16 vi xử lý 78 Hình 4.4: Đồ thị biểu diễn độ cải thiện thời gian trễ mạng trung bình mạng tái cấu hình hệ thống máy tính 16 vi xử lý 79 Hình 4.5: Đồ thị biểu diễn độ cải thiện thời gian trễ mạng mạng tái cấu hình hệ thống máy tính 32 vi xử lý 81 Hình 4.6: Đồ thị biểu diễn độ cải thiện thời gian trễ mạng trung bình mạng tái cấu hình hệ thống máy tính 32 vi xử lý 81 Hình 4.7: Đồ thị biểu diễn độ cải thiện thời gian trễ mạng trung bình mạng tái cấu hình hệ thống máy tính 8, 16 32 vi xử lý 83 Hình 4.8: Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình hệ thống máy tính vi xử lý 85 Hình 4.9 : Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn trung bình mạng tái cấu hình hệ thống máy tính vi xử lý 86 Hình 4.10 Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình hệ thống máy tính 16 vi xử lý 88 Hình 4.11: Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn trung bình mạng tái cấu hình hệ thống máy tính 16 vi xử lý 89 Hình 4.12 Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình hệ thống máy tính 32 vi xử lý 91 Hình 4.13: Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn trung bình mạng tái cấu hình hệ thống máy tính 32 vi xử lý 92 Hình 4.14 : Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn trung bình mạng tái cấu hình hệ thống máy tính 8, 16 32 vi xử lý 93 MỞ ĐẦU Ngày nay, phát chóng mặt khoa học cơng nghệ tất lĩnh vực tin học, vật lý, hoá học, sinh học… kéo theo nhu cầu vể khả xử lý, tốc độ tính tốn hệ thống máy tính ngày cao Và hệ thống máy tính đa xử lý (máy tính song song) đời để đáp ứng nhu cầu Qua nhiều thập kỷ phát triển máy tính đa xử lý đạt thành công rực rỡ nhờ sức mạnh xử lý vượt trội hàng trăm nghìn vi xử lý góp phần to lớn vào tiến khoa học kỹ thuật Không xuất phịng thí nghiệm trường đại học, trung tâm nghiên cứu khoa học lớn mà máy tính song song len lỏi vào hộ gia đình dần thay máy tính đơn xử lý đạt đến tốc độ tới hạn Trong tương lai gần máy tính đơn xử lý dần biến thay vào máy tính đa xử lý mạnh mẽ Tuy nhiên vấn đề gặp phải hệ thống đa xử lý mạng kết nối chúng Hệ thống lớn, mạng kết nối phức tạp kéo theo vấn đề thời gian trễ tắc nghẽn Dù tốc độ xử lý có nhanh đến mạng kết nối có tốc độ chậm kéo lùi tốc độ xử lý toàn hệ thống xuống Hiện có nhiều nghiên cứu để khắc phục nhược điểm mạng kết nối Một phương pháp ý tưởng sử dụng mạng kết nối hồn tồn mới, mạng kết nối tái cấu hình Đây nội dung mà luận văn nghiên cứu 83 Độ cải thiện thời gian trễ mạng trung bình (8, 16, 32 VXL) 40,00% 35,00% 30,00% 25,00% 20,00% 15,00% 10,00% 5,00% 1us 10us 100us CPU 16 CPU 1ms 10ms 32 CPU Hình 4.7: Đồ thị biểu diễn độ cải thiện thời gian trễ mạng trung bình mạng tái cấu hình hệ thống máy tính 8, 16 32 vi xử lý Bên cạnh việc phân tích độ cải thiện mặt trễ trung bình, cịn thơng số quan trọng khác cần phải quan tâm độ tắc nghẽn mạng (congestion) Khi có nhiều gói tin tới node mạng gói tin phải xếp hàng chờ nhớ đệm, gói tin tới sau phải khoảng thời gian chờ đợi để định tuyến tiếp tới node khác mạng Việc giống hai xe cầu hẹp, cầu đủ rộng cho xe qua, xe tới sau phải đứng chờ cho xe đến trước qua cầu qua Hiển nhiên xảy tượng tắc nghẽn cầu đó, xe tới nhiều tắc nghẽn lâu Và độ tắc nghẽn mạng tính tỉ số thời gian chờ node gói tin tổng thời gian gói tin từ node nguồn tới node đích qua mạng Như giảm thiểu độ tắc nghẽn mạng, ta làm tăng đáng kể tốc độ xử lý toàn 84 hệ thống Bảng 4.7 cho thấy kết độ tắc nghẽn mạng tái cấu hình mạng cố định hệ thống máy tính vi xử lý Bảng 4.7: Tỉ lệ tắc nghẽn mạng cố định mạng tái cấu hình chạy hệ thống máy tính vi xử lý Mạng Cố định Tái cấu hình ∆t=1μs Tái cấu hình ∆t=10μs Tái cấu hình ∆t=100μs Tái cấu hình ∆t=1ms Tái cấu hình ∆t=10ms Barnes 23,20% 9,80% 10,60% 10,40% 11,00% 13,00% LU 14,70% 5,50% 6,00% 6,50% 7,00% 7,40% Ocean(cont) 32,60% 18,30% 15,20% 15,00% 16,50% 22,10% Ứng dụng Radix 34,10% 13,90% 13,30% 14,80% 15,10% 14,00% Raytrace 30,70% 13,60% 15,60% 16,30% 16,20% 17,20% Water(sp) 19,90% 7,90% 8,00% 8,60% 9,70% 10,00% Tiếp theo bảng 4.8 cho ta thấy rõ cải thiện tỉ lệ tắc nghẽn ứng dụng chạy mạng tái cấu hình so với chạy mạng cố định Công thức tính độ cải thiện tỉ lệ tắc nghẽn mạng giống cơng thức tính độ cải thiện thời gian trễ mạng Bảng 4.8: Độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình chạy hệ thống máy tính vi xử lý Mạng Cố định Tái cấu hình ∆t=1μs Tái cấu hình ∆t=10μs Tái cấu hình ∆t=100μs Tái cấu hình ∆t=1ms Tái cấu hình ∆t=10ms Barnes 100,00% 57,76% 54,31% 55,17% 52,59% 43,97% LU 100,00% 62,59% 59,18% 55,78% 52,38% 49,66% Ocean(cont) 100,00% 43,87% 53,37% 53,99% 49,39% 32,21% Radix 100,00% 59,24% 61,00% 56,60% 55,72% 58,94% Raytrace 100,00% 55,70% 49,19% 46,91% 47,23% 43,97% Water(sp) 100,00% 60,30% 59,80% 56,78% 51,26% 49,75% Ứng dụng 85 Quan sát bảng 4.8 ta thấy tắc nghẽn mạng có thêm kết nối phụ cải thiện lớn, thấp 32% ∆t =10ms cao lên tới 62% ∆t = 1μs Quả thật mạng tái cấu hình giải vấn đề tắc nghẽn mạng tốt, tắc nghẽn giảm nửa so với mạng cố định Ta tiếp tục quan sát đồ thị Hình 4.8 để quan sát tốt cải thiện Độ cải thiện tỉ lệ tắc nghẽn (8 VXL) 80,00% 70,00% 60,00% 50,00% 40,00% 30,00% 20,00% 1us Barnes 10us LU Ocean(cont) 100us Radix 1ms Raytrace 10ms Water(sp) Hình 4.8: Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình hệ thống máy tính vi xử lý Nhìn đồ thị Hình 4.8 ta quan sát tổng quát độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình Ở ta thấy độ cải thiện tỉ lệ tắc nghẽn có xu hướng giảm tăng thời gian tái cấu hình lên, điều nghĩa khoảng thời gian tái cấu hình lâu việc cải thiện tắc nghẽn 86 Để biết xác liệu có khơng, ta tổng hợp tất kết ứng dụng SPLASH-2 chia trung bình để đồ thị tổng hợp nhất, hình 4.9 đồ thị : Độ cải thiện tỉ lệ tắc nghẽn trung bình (8 VXL) 65,00% 60,00% 55,00% 50,00% 45,00% 40,00% 35,00% 1us 10us 100us 1ms 10ms Hình 4.9 : Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn trung bình mạng tái cấu hình hệ thống máy tính vi xử lý Đồ thị hình 4.9 cho ta thấy rõ ràng tăng thời gian tái cấu hình lên độ cải thiện tỉ lệ tắc nghẽn mạng kết nối giảm đi, nhiên đạt mức cải thiện từ 45%-56% số lớn Và độ cải thiện tỉ lệ tắc nghẽn giảm nhận xét trên, đặc biệt khoảng ∆t từ 100μs đến 1ms (khoảng ∆t cho lý tưởng để đặt kết nối phụ) độ cải thiện đạt 50% chênh lệch hai khoảng thời gian không nhiều tầm 3% đến 4% Ta tiếp tục quan sát độ cải thiện tỉ lệ tắc nghẽn hệ thống 16 vi xử lý 32 vi xử lý xem liệu kích thước mạng tăng lên việc đặt thêm kết 87 nối phụ đạt hiệu nào, khoảng ∆t từ 100μs đến 1ms liệu có cịn khoảng thời gian tái cấu hình hợp lý hay không ? Bảng 4.9: Tỉ lệ tắc nghẽn mạng cố định mạng tái cấu hình chạy hệ thống máy tính 16 vi xử lý Mạng Cố định Tái cấu hình ∆t=1μs Tái cấu hình ∆t=10μs Tái cấu hình ∆t=100μs Tái cấu hình ∆t=1ms Tái cấu hình ∆t=10ms Barnes 31,80% 16,30% 17,20% 19,20% 18,20% 20,50% LU 34,60% 16,70% 15,30% 17,10% 17,80% 18,00% Ocean(cont) 37,60% 19,60% 18,70% 20,20% 20,20% 20,90% Ứng dụng Radix 36,50% 18,40% 18,50% 18,40% 19,70% 20,40% Raytrace 36,70% 20,20% 23,60% 25,00% 22,80% 24,20% Water(sp) 38,00% 19,30% 20,50% 20,40% 20,50% 23,50% So với mạng vi xử lý ta thấy mạng 16 vi xử lý có tỉ lệ tắc nghẽn cao Bởi mạng mở rộng ra, gói tin muốn từ nguồn tới đích phải qua nhiều node mạng hơn, node mạng lại phải chờ đến lượt để qua, node mạng nhiều thời gian chờ đợi tăng lên tỉ lệ tắc nghẽn tăng theo Vấn đề việc cải thiện tắc nghẽn có mạng tái cấu hình có thực tốt khơng ? Ta quan sát bảng 4.10 để giải thích câu hỏi 88 Bảng 4.10: Độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình chạy hệ thống máy tính 16 vi xử lý Mạng Cố định Tái cấu hình ∆t=1μs Tái cấu hình ∆t=10μs Tái cấu hình ∆t=100μs Tái cấu hình ∆t=1ms Tái cấu hình ∆t=10ms Barnes 100,00% 48,74% 45,91% 39,62% 42,77% 35,53% LU 100,00% 51,73% 55,78% 50,58% 48,55% 47,98% Ocean(cont) 100,00% 47,87% 50,27% 46,28% 46,28% 44,41% Radix 100,00% 49,59% 49,32% 49,59% 46,03% 44,11% Raytrace 100,00% 44,96% 35,69% 31,88% 37,87% 34,06% Water(sp) 100,00% 49,21% 46,05% 46,32% 46,05% 38,16% Ứng dụng Từ bảng 4.10 ta thấy, độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình tốt, từ 34% đến 55% khẳng định tính hiệu mạng tái cấu hình Đồ thị hình 4.10 cho ta thấy rõ độ cải thiện tỉ lệ tắc nghẽn mạng 16 vi xử lý Độ cải thiện tỉ lệ tắc nghẽn (16 VXL) 70,00% 60,00% 50,00% 40,00% 30,00% 20,00% 1us Barnes 10us LU Ocean(cont) 100us Radix 1ms Raytrace 10ms Water(sp) Hình 4.10 Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình hệ thống máy tính 16 vi xử lý 89 Ta thấy có ứng dụng Raytrace có độ cải thiện tỉ lệ tắc nghẽn thấp từ 30% đến 40% nhìn chung ứng dụng cịn lại có độ cải thiện đồng từ 40% đến 55% nghĩa tắc nghẽn giảm nửa so vơi chưa tái cấu hình Vẫn thường lệ, ta xem hình 4.11 để có nhìn tổng thể độ cải thiện tỉ lệ tắc nghẽn chung tất ứng dụng Độ cải thiện tỉ lệ tắc nghẽn trung bình (16VXL) 60,00% 55,00% 50,00% 45,00% 40,00% 35,00% 30,00% 1us 10us 100us 1ms 10ms Hình 4.11: Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn trung bình mạng tái cấu hình hệ thống máy tính 16 vi xử lý Đồ thị hình 4.11 cho ta thấy hình dáng chung tất đồ thị trước đó, độ cải thiện tỉ lệ tắc nghẽn có hướng giảm theo khoảng thời gian tái cấu hình tăng dần khoảng từ 100μs đến 1ms độ cải thiện tỉ lệ tắc nghẽn gần không đổi đạt tới 45%, chênh lệch so với 1ms không đáng kể chưa tới 4% Như ngày ta thấy tính hiệu ổn định mạng tái cấu khoảng thời gian đặt kết nối phụ việc cải thiện trễ tắc nghẽn mạng cố định Để khẳng định thêm nhận xét trên, ta tiếp tục phân tích mạng 32 vi xử lý để đưa kết luận cuối 90 Bảng 4.11: Tỉ lệ tắc nghẽn mạng cố định mạng tái cấu hình chạy hệ thống máy tính 32 vi xử lý Mạng Cố định Tái cấu hình ∆t=1μs Tái cấu hình ∆t=10μs Tái cấu hình ∆t=100μs Tái cấu hình ∆t=1ms Tái cấu hình ∆t=10ms Barnes 50,80% 25,60% 31,30% 30,00% 30,70% 33,00% LU 49,90% 25,10% 30,40% 29,10% 29,40% 30,90% Ocean(cont) 54,70% 30,10% 35,80% 34,60% 35,10% 35,10% Ứng dụng Radix 50,50% 26,50% 31,40% 29,90% 30,10% 33,10% Raytrace 58,30% 30,40% 39,20% 37,40% 36,30% 38,90% Water(sp) 53,40% 27,50% 33,90% 31,90% 32,50% 32,50% Bảng 4.11 cho thấy tỉ lệ tắc nghẽn tăng lên cao mạng 32 vi xử lý so với mạng 16 vi xử lý Ví dụ với ứng dụng Barnes mạng 16 vi xử lý tỉ lệ tắc nghẽn 31.8% với mạng 32 vi xử lý số 50,8%, tăng tới 19% Mạng lớn tỉ lệ tắc nghẽn cao như ta giải thích trên, điều ta quan tâm khả cải thiện mạng tái cấu hình tỉ lệ tắc nghẽn đạt hiệu ? Bảng 4.12: Độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình chạy hệ thống máy tính 32 vi xử lý Mạng Cố định Tái cấu hình ∆t=1μs Tái cấu hình ∆t=10μs Tái cấu hình ∆t=100μs Tái cấu hình ∆t=1ms Tái cấu hình ∆t=10ms Barnes 100,00% 49,61% 38,39% 40,94% 39,57% 35,04% LU 100,00% 49,70% 39,08% 41,68% 41,08% 38,08% Ocean(cont) 100,00% 44,97% 34,55% 36,75% 35,83% 35,83% Radix 100,00% 47,52% 37,82% 40,79% 40,40% 34,46% Raytrace 100,00% 47,86% 32,76% 35,85% 37,74% 33,28% Water(sp) 100,00% 48,50% 36,52% 40,26% 39,14% 39,14% Ứng dụng 91 Độ cải thiện tỉ lệ tắc nghẽn (32 VXL) 60,00% 50,00% 40,00% 30,00% 20,00% 1us Barnes 10us LU Ocean(cont) 100us Radix 1ms Raytrace 10ms Water(sp) Hình 4.12 Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn mạng tái cấu hình hệ thống máy tính 32 vi xử lý Nhìn hình 4.12 ta thấy độ cải thiện tỉ lệ tắc nghẽn ứng dụng đạt từ 32% tới 50%, chênh lệch ứng dụng không nhiều, khoảng từ 5% đến 7% Ta quan sát tiếp đồ thị tỉ lệ tắc nghẽn trung bình ứng dụng hình 4.13 để đưa nhận xét cuối 92 Độ cải thiện tỉ lệ tắc nghẽn trung bình (32 VXL) 55,00% 50,00% 45,00% 40,00% 35,00% 30,00% 25,00% 20,00% 1us 10us 100us 1ms 10ms Hình 4.13: Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn trung bình mạng tái cấu hình hệ thống máy tính 32 vi xử lý Theo hình 4.13 độ cải thiện tỉ lệ tắc nghẽn trung bình ứng dụng từ 36% đến 48%, số đáng kể Độ cải thiện tỉ lệ tắc nghẽn giảm ∆t tăng dần giống hai mạng vi xử lý 16 vi xử lý Trong khoảng thời gian tái cấu hình từ 100μs đến 1ms gần không đổi, đạt mức cải thiện khoảng 40% chênh lệch so với 1μs chưa đến 8% Như thời gian tái cấu hình hợp lý lại lần tái khẳng định từ 100μs đến 1ms Sau ta tổng hợp độ cải thiện tỉ lệ tắc nghẽn trung bình ba hệ thống máy tính đa xử lý vi xử lý, 16 vi xử lý 32 vi xử lý hình 4.14 để phân tích đánh giá đưa kết luận cuối 93 Độ cải thiện tỉ lệ tắc nghẽn trung bình (8, 16, 32 VXL) 70,00% 60,00% 50,00% 40,00% 30,00% 20,00% 1us 10us CPU 100us 16 CPU 1ms 10ms 32 CPU Hình 4.14 : Đồ thị biểu diễn độ cải thiện tỉ lệ tắc nghẽn trung bình mạng tái cấu hình hệ thống máy tính 8, 16 32 vi xử lý Nhìn đồ thị hình 4.14 ta thấy điều lạ mạng vi xử lý cải thiện nhiều đến mạng 16 vi xử lý cuối mạng 32 vi xử lý lại có độ cải thiện Điều trái ngược hồn toàn với nhận xét ta mạng lớn cải thiện tỉ lệ tắc nghẽn mạng nhiều Nhưng thực chất vậy, ta đánh giá độ cải thiện tỉ lệ tắc nghẽn trung bình mạng phương pháp đánh giá tỉ lệ phần trăm mạng tái cấu hình mạng cố định Vì nên phần trăm cao chưa tắc nghẽn mạng cải thiện nhiều Ta chọn ứng dụng với thời gian tái cấu hình để phân tích để thấy rõ ràng nhận xét trên, ứng dụng ta chọn Barnes chạy mạng cố định sau mạng tái cấu hình thời gian tái cấu hình 1μs Ở ta xét thêm số độ chênh lệch tắc nghẽn, hiệu số tỉ lệ tắc nghẽn mạng cố định mạng tái cấu hình 94 Mạng cố định Mạng tái cấu hình Độ cải thiện tỉ lệ tắc nghẽn Độ chênh lệch tắc nghẽn vi xử lý 23,20% 9,80% 57,76% 13,40% 16 vi xử lý 31,80% 16,30% 48,74% 15,50% 32 vi xử lý 50,80% 25,60% 49,61% 25,20% Ta thấy với mạng vi xử lý cải thiện tắc nghẽn tới 57,76% thực chất chi giảm tắc nghẽn có 13,4% với mạng 32 vi xử lý độ cải thiện tỉ lệ tắc nghẽn 49,61% thực tế giảm tắc nghẽn tới 25,20% gần gấp đôi so với mạng vi xử lý Như rõ ràng với mạng 32 vi xử lý độ cải thiện tắc nghẽn đặt thêm kết nối phụ lớn mạng vi xử lý, hoàn toàn với nhận xét ta nêu phần Và kết luận cuối là, mạng tái cấu hình đạt hiệu cao việc giảm tắc nghẽn mạng, góp phần giảm thời gian trễ mạng, rút ngắn thời gian chờ đợi vi xử lý tăng tốc độ tính tốn tồn hệ thống Khoảng thời gian tái cấu hình hợp lý từ 100μs đến 1ms, tuỳ vào khả công nghệ quang điều kiện kỹ thuật khác áp dụng thực tế 95 KẾT LUẬN Với kết nghiên cứu qua mơ luận văn, ta khẳng định tính hiệu mạng tái cấu hình việc giảm tắc nghẽn thời gian trễ mạng kết nối hệ thống đa xử lý nhớ chung phân bố đồng thời tìm khoảng thời gian hợp lý cho việc đặt kết nối phụ (extra link) Các ứng dụng chạy mạng tái cấu hình có thời gian trễ trung bình giảm từ 15-30%, tỉ lệ tắc nghẽn giảm 40% điều quan trọng mạng lớn hiệu việc đặt kết nối phụ cao Khoảng thời gian tái cấu hình nằm khoảng từ 100us đến 1ms điều hồn tồn thực với công nghệ quang Như rõ ràng mạng tái cấu hình lựa chọn tốt cho mạng kết nối hệ thống đa xử lý Tuy mạng tái cấu hình thực hệ thống mô hy vọng mạng tái cấu hình đưa vào ứng dụng hệ máy tính đa xử lý tương lai 96 TÀI LIỆU THAM KHẢO [1] Bui Viet Khoi1, Pham Doan Tinh1, Nguyen Nam Quan1, I Artudo2, D Manjarres2, W Heirman3, C Debaes2, J Dambre3, J V Campenhout3, Hugo Thienpont3, Reconfigurable Interconnection Networks in Distributed Shared Memory Systems: a study on communication patterns Department of Electronics and Informatics, Hanoi University of Technology, Viet Nam Department of Applied Physics and Photonics, Vrije University Brussel, Belgium Electronics and Information Systems Department, University Gent, Belgium [2] David M Beazley (2000), Advanced Python Programming, Department of Computer Science University of Chicago [3] Deszo Sima, Terence Fountain, and Peter Kacsuk (1997), Advanced Computer Architectures : A Design Space Approach, 1st edition ed: AddisonWesley [4] F.W Howell & R.N Ibbett (1998), Evalution of Multiprocessor Interconnection Networks, Technical Report CSG-38-98 Department of Computer Science - University of Edinburgh [5] G V Rossum, Fr L Drake (2006), Python Tutorial Release 2.5, Python Software Foundation [6] J Hennessy and D Patterson (2002), Computer Architecture: A Quantitative Approach, Third ed San Francisco, California, USA: Morgan Kaufmann 97 [7] Kai Hwang (1993), Advanced Computer Architecture: Parallelism, Scalability, Programmability, International editions ed: McGraw-Hill [8] P.S Magnusson, M Christensson, J Eskilson, D Forsgren, G Hallberg, J Hogberg, F Larsson, A Moestedt, and B Werner (2002), "Simics: A full system simulation platform", IEEE Computer magazine, vol 35(2), pp 50 - 58 [9] S C Woo, M Ohara, E Torrie, J P Singh, and A Gupta (1997), "The SPLASH-2 programs: Characterization and Methodological Considerations," Proceedings of the 22nd International symposium on Computer Architecture, pp 24 - 36 [10] W Heirman, J Dambrea, I Artundo, C Debaes, H Thienpont, D Stroobandt, J Van Campenhout (2006), Predicting reconfigurable interconnect performance in distributed shared-memory systems, ELIS, Ghent University, Sint-Pietersnieuwstraat 41, 9000 Gent, Belgium, Vrije Universiteit Brussel, TONA Pleinlaan 2, 1050 Brussel, Belgium [11] W Heirman, J Dambrea, Jan Van Campenhout, Reconfigurable optical interconnects for distributed shared-memory systems, ELIS, Ghent University, Sint-Pietersnieuwstraat 41, 9000 Gent, Belgium ... phương án kết hợp phần tử mạng kết nối trực tiếp mạng kết nối động hệ thống Hệ thống hệ thống có nhớ chung phân bố, node gồm vài xử lý kết nối với mạng động node lại liên kết với mạng kết nối trực... thực kết nối xử lý bên cluster hệ thống đa xử lý cỡ lớn mạng kết nối tĩnh mạng giữ vai trò kết nối cluster 45 Việc kết hợp mạng tĩnh mạng động hệ thống đa xử lý giải pháp hợp lý để kết hợp ưu điểm... Trong hệ thống có nhớ phân tán (đa máy tính) nhớ chung (đa xử lý) , vai trò mạng kết nối khác Trong hệ đa máy tính, mạng kết nối làm nhiệm vụ truyền tin đầy đủ với đủ kích cỡ, mạng kết nối phải