BÁO CÁO THỰC HÀNH ĐIỆN TỬ SỐ BÀI 2 CỔNG LÔGIC (2) ĐỊNH NGHĨA – ĐẶC TRƯNG

Họ tên: Ma Thanh Hiển Mã sinh viên: 19021451 BÁO CÁO THỰC HÀNH ĐIỆN TỬ SỐ BÀI CỔNG LÔGIC (2) ĐỊNH NGHĨA – ĐẶC TRƯNG I Các đặc trưng cổng logic - TTL Đo mức ngưỡng hoạt động lối vào cổng logic TTL 2.1 Bảng D2-1 Vaul Vall IC1/a 0.80 1.01 IC2/a 2.57 2.27 IC3/a 0.80 2.49 2.2 Trên sở ngưỡng đo được, chọn khoảng vào cho mức logic cao (1) thấp (0) để đảm bảo làm việc ổn định cổng logic hai trạng thái Dựa theo bảng đo, ta xác định được: + Khoảng mức Logic thấp (0): từ đến 0.8V + Khoảng mức Logic cao (1): từ 2.57 V đến 5V + Khoảng mức Logic không xác định: từ 0.8 V đến 2.57 V 2.3 So sánh kết đo IC3 (có lối vào trigger Schmitt) với IC1 & IC2 Nhận xét khả chống nhiễu hoạt động tin cậy yếu tố lối vào tới trigger Schmitt Với IC3, khoảng mức chuyển trạng thái 1.69V Với IC1, IC2, khoảng mức chuyển trạng thái 0.21V 0.22V Như vậy, khoảng mức chuyển trạng thái IC3 lớn nhiều IC1 IC2 Điều khiến cho IC3 phân biệt mức logic cao mức logic thấp rõ ràng hơn.Vì vậy, khả chống nhiễu IC3 tốt Đo dòng vào cổng logic TTL Bảng D2-2 IC1/a IC2/a Ii mA 0.42 mA IC3/a mA R1i = +5V/I1ul 5000 11904.7619 5000 R10i = R1ul/10 500 1190.47619 500 Đo mức lối cổng logic TTL Đo mức lối cổng NAND XNOR LS7 LS8 0 1 1 A B 0 1 1 VC1(V) 5 Đo mức lối cổng NOT LS7 AB VC1(V) 0 1 4.4 Nối J1, ngắt J2 VC2(V) 0 Bảng D2-4 A B 0 1 1 R=∞ 5 VC (V) R = R2 = 5k1 R = R3 = 1k 5 5 5 0.05 R = R4 = 510 5 0.09 Nhận xét ảnh hưởng trở tải R mức giới hạn tải để mức nằm vùng cho phép Trở tải R có giá trị nhỏ, lối lớn Cần giới hạn tải cho đầu NAND cấp nguồn 5V lối nhỏ 0.8 V nhằm đảm bảo mức logic thấp 4.5 Ngắt J1, nối J2 A B 0 1 1 R=∞ 5 VC (V) R = R2 = 5k1 R = R3 = 1k 4.90 4.55 4.90 4.55 4.90 4.55 0 R = R4 = 510 4.17 4.17 4.17 Nhận xét khả tải cổng logic trở tải nối đất Khả tải cổng logic trở tải nối đất phụ thuộc nhiều vào giá trị trở tải Trở có giá trị nhỏ, lối giảm va dẫn đến nhiễu Càng mắc nhiều trở tải song song làm lối cổng thấp dẫn đến tượng nhiễu lối 5 Khả tải điện dung cổng logic TTL 5.4 Khi chưa nối tải điện dung: 5.5 Nối F với chốt I, K, L, M Nối F với I Nối F với K Nối F với L Nối F với M 5.6 Tăng tần số máy phát thiết bị lối IC4/b xung Giá trị tần số tới hạn: 83 kHz 5.7 Giảm trở tải cho IC4/a từ 5K1 xuống 1K: Ngắt dây nối điểm C (IC4/a) với E (trở tải R1) Nối điểm C (IC4/a) với G (trở tải R3)> Lặp lại bước 5.6 Quan sát vẽ lại dạng xung lối IC4/a, IC4/b có tải điện dung trở tải lên nguồn nhỏ 5.8 Kết luận khả tải điện dung cổng logic Giá trị tụ lớn, khoảng chuyển tiếp (mức cao-thấp) kênh B C rộng; độ rộng xung lẻ kênh C lớn Vì vậy, tăng điện dung lối nhiễu lối kênh lớn Đặc trưng truyền cổng logic TTL Bảng D2-5 Vi(D) 0V Vo(C) 1.0 V 1.25 V 1.75 V 2.0 V 2.5V 2.75 V 3.5 V 3.75 V 4.25 V 5V Biểu diễn phụ thuộc (trục y) theo vào (trục x) II Các đặc trưng Cổng CMOS Cấp nguồn  +15V cho mảng mạch D2-2 Đặt giá trị nguồn +VDD = +5V Đo mức ngưỡng hoạt động lối vào cổng logic CMOS: Bảng D2-6 IC1/a Vaul Vall VDD = +5V 1.5 2.1 VDD = +10V 1.5 2.1 +VDD = +15V 1.5 2.1 2.2 Trên sở ngưỡng đo được, chọn khoảng cho mức logic cao (1) thấp (0) để đảm bảo làm việc ổn định cổng logic Dựa theo bảng đo, ta xác định được: + Khoảng mức Logic thấp (0): từ đến 1.5 V + Khoảng mức Logic cao (1): từ 2.1 V đến 5V + Khoảng mức Logic không xác định: từ 1.5 V đến 2.1 V 2.3 So sánh khoảng làm việc lối vào sơ đồ CMOS với TTL Khoảng mức Logic thấp (0) CMOS dài TTL khoảng mức Logic cao (1) ngắn Đo mức lối cổng logic CMOS: Bảng D2-7 IC1/a Vc ~ (1) Vc ~ (0) VDD = +5V 2.5 VDD = +10V 2.5 +VDD = +15V 2.5 3.2 So sánh khoảng làm việc lối sơ đồ CMOS với TTL Do việc mô thể mức điện áp lối 2.5 V V nên gặp phải vấn đề xác định ứng với Logic Trong thực tế, khoảng mức Logic thấp mức Logic cao CMOS ngắn (0V-0.33V 4.4V-5V) Trong đó, khoảng mức Logic thấp mức Logic cao TTL dài (0V0.4V 2.4V-5V) Công suất tiêu tán cổng logic CMOS 4.3 Nối lối vào IC1 xuống đất Đo dòng tiêu tán IC1 chưa hoạt động Nối lối vào IC1 lên nguồn +VDD Đo dòng tiêu tán IC1 chưa hoạt động 4.4 Đặt máy phát xung CLOCK GENERATOR thiết bị DTLAB-201N chế độ phát với tần số 1KHz Nối lối CMOS máy phát xung với lối vào A IC1/a 4.5 Quan sát vẽ lại dạng xung lối IC1/a Dạng xung lối 4.6 Nối lối C IC1/a với L (tụ C3 = 4.7nF) Quan sát vẽ lại dạng xung lối IC1/a Dạng xung lối IC1/a Tăng tần số máy phát lên 5kHz 10kHz Ghi giá trị dòng tiêu tán IDD theo tần số đo vào bảng D2-7 4.7 Thay đổi nguồn +VDD lên +10V (biên độ xung máy phát lối CMOS có biên độ tự tăng theo) Lặp lại bước thí nghiệm Ghi kết vào bảng D2-7 4.8 Thay đổi nguồn +VDD lên +15V (biên độ xung máy phát lối CMOS có biên độ tự tăng theo) Lặp lại bước thí nghiệm Ghi kết vào bảng D2-7 Bảng D2-7 +VDD +5V +10V Kiểu làm việc C3 = (không nối CL) C3 = 4.7nF(có nối CL) C3 = (khơng nối CL) C3 = 4.7nF(có nối CL) 1KHz 5KHz 10KHz 50 mA 25 mA 50 mA 50 mA 25 mA 50 mA 50 mA 50 mA 50 mA 50 mA 50 mA 50 mA +15V C3 = (không nối CL) C3 = 4.7nF(có nối CL) 25 mA 50 mA 50 mA 25 mA 50 mA 50 mA Đặc trưng truyền cổng 5.1 Nối mạch mảng D2-2 theo sơ đồ D2-2b Nối J3 để cấp cho biến trở P2 Ban đầu đặt +VDD = +3.5V Sử dụng đồng hồ đo để đo vào cổng CMOS 5.2 Vặn biến trở P2 để đặt Vi(D) = Đo C IC1/a Thay đổi từ từ P2 để có giá trị bảng D2-8, đo giá trị vào tương ứng Ghi giá trị đo vào bảng D2-8 Bảng D2-8 VDD = +3.5V Vi(D) VOut(C) VDD = +5V Vi(D) VOut(C) VDD = +10V VDD = +15V Vi(D) VOut(C) Vi(D) VOut(C) 5V 0.5V 1.0V 1.75 V 2.5 V 3.0 V +3.5V +5V Em không đo thầy ạ! 0.5 V 1.0 V 2.5 V 4.0 V 4.5 V +10 V III Đặc trưng trễ cổng Logic Đặc trưng trễ cổng logic TTL - Kết mô phỏng: Khoảng trễ (6 cổng) = 2.15uS – 2.05uS = 0.1uS  Trễ (1 cổng) = 0.01667uS a Đặc trưng trễ cổng logic CMOS: 10 V 2.0 V 5.0 V 8.0 V 9.0 V +15 V 2V 4V 7.5 V 11 V 13 V - Kết mô phỏng: - Khoảng trễ (6 cổng) = 175nS = 0.175uS  Trễ (1 cổng) = 0.0261667uS IV Vi mạch logic trạng thái: a Cấu trúc cổng trạng thái: DS(E) 0 0 LS7(A) 1 0 X LS8(B) 1 X Lối (C) 1  Giải thích nguyên lí: - Khi tín hiệu Enable = transistor Q2 chế độ thơng bão hịa => V CE (Q2) = 0.2V + Giả sử đầu vào V B(Q1) mức cao diode D3 thơng nên bị ghim mức thấp Vì Q1 ngắt đầu vào A-B mức nào, khơng có dịng I C(Q1) nên khơng có sụt R3; có dịng I C (Q2) làm sụt trở R2 => diode D4 thông ghim V B(Q3) khoảng lớn 0.7V đủ để Q3 thông Nhưng V E(Q3) V B(Q5) không đủ lớn để Q5 thông => Q5 ngắt + Vì Q1 ngắt nên V B(Q4) mức thấp => Q4 ngắt  Thế lối mạch mức thấp mà không phụ thuộc vào đầu vào A – B - Khi Enable = 0, Q2 bị ngắt dẫn đến khơng xuất dịng I C(Q2) nên khơng có sụt R2 => diode D3 D4 bị cấm Vì thế V B(Q1) V B(Q3) khơng cịn bị ghim mức thấp mà mức đầu vào A-B định  Mạch hoạt động cổng NAND TTL dựa đầu vào A-B (nguyên lí cổng NAND TTL) b Vi mạch cổng trạng thái: LS8 (E) LS9 (A) 0 X c Bộ chuyển số liệu hai chiều trạng thái: Lối (C) 0 Bảng D2-12: (DIR = 1) E =1 E =0 A1=1 B1=0 B1=1 A2=0 B2=0 B2=0 A3=1 B3=0 B3=1 A4=0 B4=0 B4=0 A5=1 B5=0 B5=1 A6=0 B6=0 B6=0 A7=1 B7=0 B7=1 A8=0 B8=0 B8=0 Bảng D2-13: (DIR = 0) E =1 E =0 B1=1 A1=0 A1=1 B2=0 A2=0 A2=0 B3=1 A3=0 A3=1 B4=0 A4=0 A4=0 B5=1 A5=0 A5=1 B6=0 A6=0 A6=0 B7=1 A7=0 A7=1 B8=0 A8=0 A8=0 Kết luận: Khi tín hiệu enable đầu vào mức đèn sáng/tắt tùy theo trạng thái đầu vào cổng tương ứng Suy mạch trạng thái hoạt động mức thấp