1. Trang chủ
  2. » Kỹ Thuật - Công Nghệ

Tài liệu Thiết bị ngoại vi và ghép nối . chương 1 docx

23 528 0

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

THÔNG TIN TÀI LIỆU

Thông tin cơ bản

Định dạng
Số trang 23
Dung lượng 414,19 KB

Nội dung

Ch.1 Kiến trúc hệ VXL – MT Kiến trúc thiết bị hệ kinh điển, hệ nhúng Kiến trúc hệ máy tính ‘Hi Performance’ - desktop Hoạt động hệ thống P&I-Ch1:Architecture 1.1 Kiến trúc Hệ VXL, Máy tính kinh điển – Embedded systems 1.1.1 Sơ đồ: phần: - CS, - Ngoại vi & - Interface P&I-Ch1:Architecture 1.1.1 a Central Sub System – CS: + CPU: Central Processing Unit: • Khái niệm: Là điều khiển trung tâm, thực công việc giao đặt nhớ chương trình cách thực phép xử lý lên biến nhị phân điều khiển thiết bị ngoại vi • Cơng việc bao gồm: – Tìm lệnh, giải mã lệnh, [tìm tốn hạng, xử lý cất kết quả], – In/Out với port kiểu Interrupt DMA để điều khiển thiết bị ngoại vi P&I-Ch1:Architecture Đặc trưng – Specifications: • Kích thước tốn hạng (bit): 4, 8, 12, 16, 32, 64 • Tốc độ xử lý: Mips/Gips, clock multiplier, • Kiến trúc: – RISC (Reduced Instruction Set Computer)vs CISC (Complex Instruction Set Computer), – DSP – Digital Signal Processor, – Micro Controller (Micro Computer One Chip - All in one) • Pinning/Signalling (Data/Address - Mux, Control bus, IRQ, HRQ, RD/WR ), • Register set, • Instruction set – Addressing Modes, • Power: Slow/ sleep/ power down modes • P&I-Ch1:Architecture + Memories (Semiconductor): K/n & ROM: Khái niệm: • Lưu thơng tin (ch/tr số liệu) dạng nhị phân, • Dung lượng lớn (upto 100s Mega bit), tốc độ truy nhập nhanh (downto ns access time) – Physically: tính chất vật lý nào? • ROMs: Mask ROM, PROM, EPROM, EAROM, OTROM, NonVolatile mem, • Là nhớ đọc, lưu thơng tin điện, • Package : byte • Access time:100 120ns • Ghi/nạp nội dung: T/bị chuyên dùng (ROM Burner /Programmator) • Shadow ROM?: copy nội dung từ ROM sang DRAM khởi P&I-Ch1:Architecture ng Memories (Semiconductor): SRAM Lu thông tin tạm thời, không lu đợc điện, đọc ghi ®−ỵc, [Read/Write Mem] Static RAM: nhanh (80 ns), byte/nibble package, mật độ byte/chip nhỏ (upto 64/256 KB/ chip), đắt, tiêu thụ công suất nhiều, CMOS RAM: chậm tiêu thơ cùc Ýt, less µW Vdơ: MC 146818 RealTimeClock-CMOS RAM Dïng c¸c hƯ nhá, cache memory P&I-Ch1:Architecture Memories (Semiconductor): DRAM Dynamic RAM: DRAM: Tèc ®é/Access time (50-70ns), [10 20ns] Pre-fetched MËt ®é bit/chip >> (1 Gbit/chip – 1996, Korea), bit package => DRAM bank, Tiêu thụ công suất nhỏ Thông tin lu đợc 10ms => refreshing DRAM víi chu kú @ 7,5ms => phøc t¹p Dïng h có dung lợng nhớ lớn: máy tính, m¸y chđ P&I-Ch1:Architecture Memories (Semiconductor): FLASH & Others Flash memory: EAROM typed, đọc đợc, xoá bank, ghi lại đợc byte Thông tin lu đợc 20 nm, dùng nhiều ti tơng lai: BIOS, diskchip, USB stick Mem, uC Serial EAROM/FLASH: dïng ®Ĩ l−u configuration, dïng bus I2C (Philips) VÝ dơ øng dơng : thỴ vi m¹ch, TV, Dual [Quad] Ported RAM: Switching Sys., PGA RAM-DAC: VGA, VoiceChip PCMCIA P&I-Ch1:Architecture Memories (Semiconductor): Logically: Bé nhí chøa th«ng tin gì? Program memory: chứa ch/tr đợc thực Data memory: biến ngÉu nhiªn, biÕn cã cÊu tróc, sè liƯu cã kiĨu truy nhập đặc biệt FIFO, LIFO (Stack memory) P&I-Ch1:Architecture + Controllers: [Optional], vi mạch, nâng hiệu nang (performance) hệ thống, bao gồm: ã Bộ điều khiển u tiên ngắt PIC – Priority Interrupt Controller, Intel 8259A Bé ®iỊu khiĨn truy nhËp trùc tiÕp bé nhí DMAC – Direct memory Access Controller, Intel 8237A Timer: mạch tạo khoảng thời gian, PITProgrammable Interval Timer, Intel 8254 Mạch quản trị nhớ: MMU- Memory Management Unit, sau này, thờng đợc built on chip víi CPU Bus controller/Arbitor P&I-Ch1:Architecture 10 + System Bus: K/n & Addr bus • PCB (Printed Circuit Board)/ Cable (Twisted pairs, flat ), slot, connector dïng để chuyển thong tin lợng ã Nối slave/master device, time sharing (dùng chung) ã Thông tin: Address, data, control, status, Power Supply • ChiỊu (dir), state (Hi Z), Loading ADDRESS BUS: – Tõ c¸c BusMaster (CPU, DMAC, PCI host Controller) ®Õn SlaveDevices (Mem, Ports) ®Ĩ chän/ chá tõng IO/ Mem location tõng chu kú bus – n Addr bit 2n Mem Locations & 2m IO Locations, m 96 132MBps, tuú thuéc sè byte (tõ 32 byte ®Õn 4KB) Option 64bit @33MHz > 264MBps Most Platforms use:Intel, DEC Alpha, PowerPC, Spark Modern OS: ‘Block Typed Devices’: tÇn st vËn chun cao, nhanh, data block P&I-Ch1:Architecture 26 13 1.1.2 Hi-Per Architecture:1.1.2.c Expansion Bus: - So called: standard buses, expansion bus, slots, IO bus, IO system, channel bus): ISA, EISA, MC MC bus: 32 bit, 10MHz, 20 40MBps, 15 BusMaster, Auto config, 1987, IBM EISA bus: 32 bit, 8,33 MHz, 33MBps, BMs, AutoConfig (EISA card only), 1989, Compaq ISA (Industry Small Architecture), AT bus: Spec 8/16 bit (data), 8MHz 11MHz, 5 MBps max, Bus Master, no PnP, 1984, IBM RÊt phæ biÕn, tồn lâu, Espec @ iPC, Hạn chế số IRQs, DRQs, Dïng DIP switch/jumper ®Ĩ config No data integrity features (no party checking) Modern OS: ‘Character Typed Devices’ P&I-Ch1:Architecture 27 1.2 Hoạt động hệ thống: Reset, Opcode fetch and Execute, Interrupt, DMA - halt & Ready (wait state - ws) P&I-Ch1:Architecture 28 14 1.2 Hoạt động hệ thống:1.2.1 Lu đồ tổng quát: reset ProgCounter = ResetAddr/vector DMA? n y IRQ? Machine On Halt y y n OpCode Fetch y DMA? n y MaskOn n PC = Intr Vector OpCodeDecode Execute Hình 1.3 Lu đồ tổng quát VXL (Motorola), Training courses P&I-Ch1:Architecture 29 1.2 Hoạt động cđa hƯ thèng: 1.2.2 Reset : • Cold Start: BÊm nút reset/Power-On =>Xoá trạng thái hành, cấm ngắt, DMA CPU đợc khởi tạo (PCProgram Counter (hoặc CS:IP), Flags SP ) Các thiết bị hệ đợc reset (Sau reset, CPU sÏ tim vµ t/h lƯnh – với thủ tục sau) ã Warm Start: lệnh gäi, (Int 19h, Ctrl_Alt_Del) • POST (Power On Self Test - ch/tr monitor/ BIOS) để kiểm tra thiết bị theo nguyên tắc ghi đọc lại (Registers, RAM) đọc kiểm tra Check Sum (ROM) ã Initializing - khởi tạo: đặt tham số => configuring ã [Máy tính - Nạp hệ điều hành ] P&I-Ch1:Architecture 30 15 1.2.3 DMA: (Xem Ch 3.2.) 1.2.4 Interrupt: (Xem Ch 3.3.) P&I-Ch1:Architecture 31 1.2 Hoạt động hệ thống: 1.2.5 Tìm vµ thùc hiƯn lƯnh : DiƠn chđ u thời gian hoạt động, ngoại trừ lệnh HLT Ch/tr ngôn ngữ máy: tập hợp lệnh có cấu trúc, có nghÜa, thùc hiƯn tht to¸n Chu kú lƯnh (Instruction Cycle): Kho¶ng thêi gian CPU thùc hiƯn xong lƯnh, gồm: tìm lệnh, giải m lệnh, [tìm toán hạng thực lệnh (thực phép xử lý vào-ra)] độ dài lệnh: (CISC)1 hay nhiều byte, Thời gian t/h:(CISC)1/nhiỊu chu kú m¸y (chu kú bus) Chu kú m¸y (Bus/Machine Cycle): thời gian BusMaster thực thao tác bus: đọc/ghi ô nhớ hay IO port Clock cycle: Chu kú m¸y: 12 chu kú clock, tuú CPU P&I-Ch1:Architecture 32 16 1.2 Hoạt động hệ thống: Có CPU’s BusCycles: • • • • • • • • M1, opcode fetching, Addr =>Program mem, -MEMR Data mem Reading, Addr=>Data mem, -MEMR Data mem Writing, Addr=>Data mem, -MEMW Input Port Reading, Addr=> IO space, -IOR Out Port Writing, Addr => IO space, -IOW Interrupt Acknowledge, -INTA, Halt, waiting for Ext Intr reset Bus Idle Thêm chu kỳ bus DMAC: ã IOR-MemW DMA bus cycle ã MemR-IOW DMA bus cycle P&I-Ch1:Architecture 33 1.2 Hoạt động hƯ thèng: 1.2.6 Wait State (Ready): Th−êng dïng ®Ĩ ghÐp nối: nhớ, ngoại vi tốc độ chậm Hot ng Khi BusMaster phát địa & tín hiệu đọc/ghi (thêm tín hiệu khác) để thực chu kỳ bus, MMU/IO port [Controller] chủ động phát tín hiệu Ready=0 (not Ready) để yêu cầu BusMaster giữ nguyên trạng thái bus thêm [vài] nhịp clock P&I-Ch1:Architecture 34 17 Case Study: IOW bus cycles w/o and w wait state: P&I-Ch1:Architecture 35 1.3 Thiết bị ngoại vi: 1.3.1 Key boards: • Khái niệm: – Thiết bị nhập số liệu lệnh cho máy – Phân loại: • Contact keys • Non contact keys • Membrane keys – Technical Problems: • Key bouncing • Ghost keys P&I-Ch1:Architecture 36 18 • Key organization: matrix • Key polling: – Line reversal technique: (Fig 1.5) – Scan (Fig P&I-Ch1:Architecture 37 P&I-Ch1:Architecture 38 19 P&I-Ch1:Architecture 39 P&I-Ch1:Architecture 40 20 PC Key board P&I-Ch1:Architecture 41 P&I-Ch1:Architecture 42 21 P&I-Ch1:Architecture 43 P&I-Ch1:Architecture 44 1.3.2 Màn hỡnh 22 P&I-Ch1:Architecture 45 Bài tập chơng ã Tìm hiĨu bus ISA (Ch4), thiÕt kÕ mạch logic đĨ chÌn c¸c ws cho ISA slot CPU đäc/ ghi đa ch cng ã Tạo mạch kiểm tra parity - 74HC280 P&I-Ch1:Architecture 46 23 .. . P&I-Ch1:Architecture 30 15 1. 2 .3 DMA: (Xem Ch 3.2 .) 1. 2 .4 Interrupt: (Xem Ch 3.3 .) P&I-Ch1:Architecture 31 1. 2 Hoạt động hệ thống: 1. 2 .5 Tìm thùc hiƯn lƯnh : DiƠn chđ u thêi gian hoạt động, ngoại trừ lệnh .. . [vài] nhịp clock P&I-Ch1:Architecture 34 17 Case Study: IOW bus cycles w/o and w wait state: P&I-Ch1:Architecture 35 1. 3 Thiết bị ngoại vi: 1. 3 .1 Key boards: • Khái niệm: – Thiết bị nhập số liệu. .. YellowWire -12 V ± 10 %, 1Amp, (nh− trªn), BlueWire - V±5%, 0.5 Amp, analog circuitries, WhiteWire Power good: OrangeWire Nguồn thông minh: AXT P&I-Ch1:Architecture 14 1. 1 .1 . b Thiết bị Ngoại vi: Input,

Ngày đăng: 26/01/2014, 02:20

HÌNH ẢNH LIÊN QUAN

Hình 1.3. L−u đồ tổng quát của VXL (Motorola), Training courses - Tài liệu Thiết bị ngoại vi và ghép nối . chương 1 docx
Hình 1.3. L−u đồ tổng quát của VXL (Motorola), Training courses (Trang 15)

TỪ KHÓA LIÊN QUAN

w