Bài giảng Thiết kế hệ thống VLSI: Phần 2

Nối tiếp phần 1, Bài giảng Thiết kế hệ thống VLSI: Phần 2 tiếp tục trình bày những nội dung về thiết kế các hệ thống con CMOS; các phương pháp thiết kế hệ thống VLSI; đường dữ liệu - Data paths; bộ cộng và các hàm liên quan; bộ đếm nhị phân; bộ nhân; bộ ghi dịch; bộ nhớ; thiết kế cấu trúc và testing; hệ thống layout;... Mời các bạn cùng tham khảo!

BỘ THÔNG TIN VÀ TRUYỀN THÔNG HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THƠNG BÀI GIẢNG THIẾT KẾ HỆ THỐNG VLSI Nhóm biên soạn: Phạm Văn Sự Đặng Hồi Bắc Mai Linh HÀ NỘI – 2014 Chương Thiết kế hệ thống CMOS 4.1 Giới thiệu Trong chương trước đề cập đến thiết kế mạch lô-gic CMOS Trong chương đề cập đến thiết kế hệ thống CMOS (CMOS subsystem) với lựa chọn tương thích với mạch CMOS Các lựa chọn thời gian thiết kế, cơng suất thấp, tốc độ cao, tổ hợp lựa chọn Trước tiên, xét ví dụ cộng mạch thiết kế mức transitor có nhiều tùy chọn Và dĩ nhiên, hy vọng hệ thống thiết kế mạch cao cấp cho phép thiết kế hệ thống lựa chọn cụ thể Theo sau mục cộng đếm nhị phân nhân trình bày Tiếp việc thiết kế ghi dịch, nhớ đường liệu 4.2 Bộ cộng hàm liên quan Các cộng tạo nên phần tử quan trọng nhiều mạch điện tử Bảng 4.1 thể bảng thật cho mạch cộng tồn phần (cịn gọi cộng đầy đủ) với vài hàm sử dụng trình bày liên quan đến cộng phần A B đầu vào cộng, C đầu vào nhớ (hoặc gọi chân mang carry input), SUM đầu tổng, CARRY đầu nhớ Một tín hiệu sinh G(A,B) xuất có tín hiệu CARRY sinh bên cộng Khi tín hiệu lan truyền, P(A+B) xuất nhớ đầu vào tín hiệu C truyền đến đầu nhớ (CARRY) nhớ đầu vào C tồn (true) Bảng 4.1: Bảng thật C 0 0 1 1 A 0 1 0 1 B 1 1 A.B(G) 0 0 A+B(P) 1 1 1 AB 1 0 1 SUM 1 0 CARRY 0 1 1 4.2.1 Bộ cộng tổ hợp - Combinational Adder Một phương pháp đơn giản để thiết kế cộng ghép cổng logic lại để đạt hàm logic định Từ bảng thật ta có: SUM  ABC  ABC  ABC  A BC CARRY  AB  AC  BC  AB  C( A  B) (4.1) (4.2) Sơ đồ cổng vẽ hình 4.1 (hình a) [2] sơ đồ transistor thể hình 4.1 (hình b) Vì tín hiệu nhớ đầu ( CARRY ) sử dụng việc tạo hàm tổng SUM, hàm SUM bị trễ tương ứng với CARRY Điều với việc sử dụng mạch cộng n-bit song song Ở đây, tín hiệu CARRY phép có “độ 93 gợn” qua tầng, minh họa hình 4.2 (hình a) [2] Trong trường hợp này, trễ tín hiệu nhớ phải giảm thiểu, độ trễ cộng Ta =nTc, với Ta tổng thời gian cộng, n số tầng, Tc thời gian trễ tầng Để tối ưu hóa độ trễ tín hiệu nhớ, ta loại bỏ đảo lối cổng nhớ Và tầng khác hoạt động với liệu phần bù, thể hình 4.2 (hình b) Kết trễ tín hiệu nhớ giảm đáng kể Hình 4.1 Sơ đồ mạch cộng tổ hợp Hình 4.3 minh họa cộng nối tiếp Tại thời điểm t, tổng SUM tính chân mang CARRY lưu giữ flip-flop Tại thời điểm t + 1, phép tính tổng lấy CARRY(t) để tính tổng SUM Trong ứng dụng này, trễ chân SUM CARRY ưu điểm có tần số xung đồng hồ nhanh cộng hoạt động 94 Khi xét chi tiết sơ đồ cộng tổ hợp, cách tối ưu hóa chân mang ta làm giảm độ gợn tín hiệu mang trễ Điều đặc biệt có nghĩa cộng song song Hình 4.2 Bộ cộng có nhớ gợn n-bít Hình 4.3 Sơ đồ cộng nối tiếp 95 Hình 4.4 Sơ đồ cổng mang cổng transistor Hình 4.5 Các thiết kế layout cộng tổ hợp Sơ đồ transistor cho trạng thái mang minh họa hình 4.4 Hình thể cách rõ ràng việc ảnh hưởng số hạng P G đề cấp trước Chú ý chuỗi p 96 không giống chuỗi n Trạng thái tổng SUM giới thiệu theo dạng tương tự Chúng ta bắt đầu thiết kế lớp vật lý cách sử dụng kích thước đơn vị transistor loại n p Với dạng layout giới thiệu lúc này, có hai loại layout minh họa hình 4.5 thích hợp với cộng tổ hợp Sự lựa chọn tỷ số cạnh phụ thuộc vào mơi trường thiết kế Ví dụ, đường dẫn số liệu có chiều cao phải tối thiểu hóa hình vẽ 4.5 (hình a) (xếp chồng transistor tối thiểu) lựa chọn Hình 4.5 (hình b) minh họa thiết kế “độ rộng tối thiểu” Hình 4.5 (hình c) đưa thiết kế liên kết mẫu hình 4.5 (hình a) 4.5 (hình b) Từ thiết kế layout xác định, vài kích thước tối ưu transistor tính tốn Việc thực cần thiết sau mô mà cộng có tốc độ tính tốn chậm Lưu ý thiết kế cổng CMOS tĩnh cách xác ln hoạt động xác Các tối ưu sau thiết kế cộng thực (như hình vẽ 4.4): Sắp xếp transistor chuyển mạch chân tín hiệu mang (C) gần với chân lối Do cho phép tín hiệu lối vào thiết lập cực cửa cho transistor bị ảnh hưởng hiệu ứng thân (body effect) Thiết kế tất transistor có cực cửa nối tới chân CARRY để tính tổng có kích thước bé Điều làm giảm tính dung tải có tín hiệu Và tín hiệu dẫn qua vùng khuếch tán cực cửa Ta xác định kích thước transistor nối tiếp mơ Điều có khơng làm tăng kích thước transistor mắc nối tiếp loại n hay loại p Ví dụ, qua mơ tăng kích thước transistor nối tới chân A B cực cửa cộng có gợn tín hiệu mang, tín hiệu có đủ thời gian để xác lập bit cao cộng tín hiệu mang có độ gợn Nó làm tăng kích thước transistor C cực cửa để vượt qua ảnh hưởng tụ phân tán Đối với cộng song song, transistor cực cửa tổng SUM thiết kế với kích thước tối ưu, đó, với cộng nối tiếp, chân CARRY SUM cần phải cân đối cho phù hợp 4.2.2 Bộ cộng tổ hợp động Một phiên transistor N-P CMOS cộng minh họa hình vẽ 4.6 Bộ cộng thiết kế cộng nối tiếp có bit trễ để dẫn tín hiệu mang trở lại cộng, tín hiệu mang xác lập lại tín hiệu thiết lập ban đầu Điều cho phép cộng hoạt động trừ cách xác lập tín hiệu mang chu kỳ đảo cách logic số bị trừ Một ví dụ layout minh họa hình vẽ 4.7 Một vấn đề xẩy cực cửa tích điện phân bổ lên điểm khơng tích điện Ví dụ, điểm X cực cửa mang phải nạp trước cách độc lập 97 Hình 4.6 Sơ đồ layout cộng nối tiếp động: loại lớp kim loại Hình 4.7 Sơ đồ layout cộng nối tiếp động: loại hai lớp kim loại Yêu cầu tương tự cần thiết điểm Y cực cửa tính tổng SUM 98 4.2.3 Bộ cộng cực cửa truyền Một thiết kế khác cộng sử dụng cổng XOR Hình 4.8 minh họa sơ đồ cho mạch XOR Hoạt động cực cửa sau: Khi tín hiệu A mức cao, A mức thấp Cặp transistor hoạt động đảo, với B xuất lối Cổng truyền tạo cặp transistor mở Khi tín hiệu A mức thấp, A mức cao Cổng truyền (cặp transistor 4) ngắt truyền tín hiệu B đến lối Lúc này, cặp đảo (cặp transistor 2) bị vô hiệu Vì vậy, cấu hình loại transistor tạo nhóm (hoặc 4) cổng transistor XOR Nếu đảo chân nối A A , ta tạo cổng XNOR Hình 4.8 Sự truyền cực cửa XOR Bằng cách sử dụng bốn cực cửa truyền, bốn đảo, hai mạch XOR, cộng hình thành thể hình vẽ 4.9 Từ bảng thật cho cộng, ta thấy AB đúng, SUM= C Khi AB sai, SUM=C Tương tự, AB đúng, CARRY = C, AB sai, CARRY = A (hoặc B) Thiết kế cộng gồm có 24 transistor, giống mạch cộng tổ hợp Tuy nhiên, có ưu điểm có thời gian trễ hai chân SUM CARRY Hơn nữa, tín hiệu chân SUM CARRY khơng đảo Hình vẽ 4.10 minh họa sơ đồ thiết kế hồn chỉnh Hình 4.9 Bộ cộng cực cửa truyền 99 Hình 4.10 Sơ đồ thiết kế hồn chỉnh cộng cực cửa truyền Hình vẽ 4.11 thể thiết kế layout cho cộng cực cửa truyền Thiết kế layout tương đối khác với thiết kế cực cửa bù Cấu trúc hợp kênh hai chiều đề cập chương trước tương tự việc thiết kế Hình 4.11 Layout cộng cực cửa truyền 100 4.2.4 Bộ cộng nhớ trước Sự phát triển tuyến tính cộng mang trễ với kích thước bit lối vào cải thiện cách tính tốn tín hiệu mang cho trạng thái song song Tín hiệu mang trạng thái thứ i, Ci, tính sau: Ci  Gi  Pi Ci 1 (4.4) Trong đó: Gi  Ai Bi tín hiệu sinh (4.5) Pi  Ai  Bi tín hiệu truyền (4.6) Triển khai công thức dẫn đến: Ci  Gi  Pi Gi1  Pi Pi1Gi 2   Pi P1C0 (4.7) Tổng Si tính bởi: Si  Ci1  Ai  Bi Pi=AiBi (4.8) Kích thước cực cửa cần cho việc thiết kế sơ đồ cộng nhớ trước rõ ràng lớn Do đó, số bậc nhớ trước thường giới hạn khoảng Bốn trạng thái nhớ trước là: C1  G1  P1C0 C  G2  P2 G1  P2 P1C0 C3  G3  P3G2  P3 P2 G1  P3 P2 P1C0 C  G4  P4 G3  P4 P3G2  P4 P3 P2 G1  P4 P3 P2 P1C0 101 hảo nhỏ vật liệu khởi đầu trình sản xuất trình quang khắc dẫn đến liên kết cầu đặc trưng bị thiếu Và khơng hồn hảo dẫn đến kết chíp bị lỗi Nhiệm vụ kiểm tra sản xuất xác định die tốt nên đóng gói gửi đến khách hàng Việc kiểm tra die (chip) xảy ở:  Mức wafer  Mức chíp đóng gói  Mức bảng mạch  Mức hệ thống  Mức vùng Bằng việc phát sớm chíp hỏng, giá thành sản xuất giữ mức thấp Chẳng hạn, giá thành xấp xỉ với việc phát lỗi mức khác minh họa bảng 5.1 Bảng 5.1: Mức giá thành xấp xỉ việc phát sản phẩm lỗi mức khác Mức phát Wafer Chíp đóng gói Bảng mạch Hệ thống Vùng Giá thành xấp xỉ 0,01-0,1 USD 0,1-1 USD 1-10 USD 10-100 USD 100-1000 USD Rõ ràng, lỗi phát mức wafer, giá thành sản xuất thấp Một ví dụ điển hình, Intel thất bại việc sửa lỗi lô-gic chia dấu phẩy động tận bốn triệu đơn vị chíp vận chuyển đến khách hàng vào năm 1994 Khi IBM phải dừng bán sản phẩn máy tính sử dụng chíp Intel Intel buộc phải thu hồi chíp lỗi Điều khiến công ty phải trả giá khoảng 450 triệu đôla Một ý thú vị rằng, hầu hết thất bại sản phẩm si-líc lần kết vấn đề với chức thiết kế Nói cách khác, chíp thực xác điều mà cơng cụ mơ hướng thực hiện, nhiên số lý (hầu hết thường lỗi người) chức chức mà tồn phần cịn lại hệ thống mong muốn Trong phần này, xem xét cách sơ lược trình liên quan đến phép kiểm tra lô-gic, kiểm tra lỗi chíp, kiểm tra sảm xuất 1) Kiểm tra lơ-gic Các kiểm tra lô-gic thường kiểm tra mà nhà thiết kế xây dựng phần trình thiết kế Chẳng hạn, đặt câu hỏi "Liệu cộng có thực việc cộng?", "Liệu đếm có thực việc đếm?" Chúng ta biết rằng, thử nghiệm kiểm tra cần phải thực để chứng minh mô tả cổng tổng hợp phải có chức hoạt động tương đương với mơ tả RTL nguồn Hình 5.2 150 mong muốn chứng minh mô tả RTL tương đương với tiêu chuẩn thiết kế mô tả chức mức cao mức tiêu chí trừu tượng Mơ tả chức mơ tả lời; mô tả chữ với ngôn ngữ thông thường; mô tả số ngôn ngữ lập trình bậc cao chẳng hạn C, FORTRAN, Pascal, LISP; chương trình ngơn ngữ mơ hệ thống chẳng hạn System C; ngôn ngữ mô tả phần cứng VHDL Verilog; đơn giản bảng đầu vào đầu yêu cầu Thường nhà thiết kế tạo ta "mơ hình vàng" trong dạng thức vừa đề cập trở thành mơ hình tham chiếu tất phép kiểm tra biểu diễn khác Tương đương chức liên quan đến việc thực mô mức độ hai mơ tả chíp (chẳng hạn mức cổng mức chức năng) việc đảm bảo đầu tương đương số điểm kiểm tra thuận tiện theo thời gian với đầu vào cung cấp Điều thực cách thuận tiện mô tả HDL việc sử dụng chuẩn kiểm tra (test bench), tức đóng gói xung quanh mơ-đun cung cấp kích thích kiểm tra tự động Phép kiểm tra chi tiết có lẽ phép kiểm tra thực sở chu kỳ tiếp chu kỳ Càng ngày có gia tăng việc kiểm tra thử liên quan đến thời gian thực hoạt động gần với thời gian thực hệ thống dựa FPGA để khẳng định chất lượng hoạt động mức hệ thống hệ thống cuối mong muốn, tức hệ thống thực tế sử dụng chíp sau chíp hồn thành Điều khuyến cáo có tăng mức độ phức tạp chíp hệ thống mà chúng thực Ví dụ, vùng diện tích chíp cho mạng cục vô tuyến không dây (WLAN), hệ thống mơ thời gian thực, mô ảnh hưởng ẩn kênh thông tin không tin cậy với can nhiễu ngồi băng Hình 5.2 Sự tương đương chức mức độ trừu tượng khác Chúng ta kiểm tra tương đương chức thông qua việc mô mức độ khác phân cấp thiết kế Nếu mô tả mức RTL, hoạt động mức hệ thống kiểm tra cách đầy đủ Ví dụ, trường hợp vi xử lý, nạp hệ điều hành chạy chương trình yếu mơ tả chức Tuy 151 nhiên, điều khơng thực tế (do thời gian chạy mơ q dài) mơ hình mức cổng lơ-gic chí cịn khó khăn cho mơ hình mức transistor Một cách để giải vấn đề sử dụng kế thừa phân cấp bên hệ thống để kiểm tra chíp mơ-đun bên chíp Nghĩa là, kết hợp với giao tiếp mô-đun xác định rõ, theo nhánh dài với tăng tính tương đồng mà hệ thống bao gồm nhiều chíp VLSI thực trước tiên Trong hầu hết dự án, khối lượng cố gằng kiểm tra thường vượt xa nhiều so với cố gắng thiết kế 2) Các gợi ý kiểm tra lỗi số Rất nhiều lần, chíp sản xuất, tập thử nghiệm kiểm tra thực mơi trường phịng thí nghiệm, cần chuẩn bị cho việc Chúng ta bắt đầu việc xây dựng bảng mạch có đặc tính sau:  Nguồn cơng suất cung cấp cho IC có khả thay đổi VDD khả đo lường cơng suất tiêu tán  Có liên kết với tín hiệu thực  Có đầu vào tín hiệu đồng hồ  Có giao tiếp số với máy tính cá nhân (PC) Chúng ta viết chương trình phần mềm để giao tiếp với chíp thơng qua cổng nối tiếp song song giao tiếp bus Chíp phải có cổng UART nối tiếp số giao tiếp khác mà sử dụng cách độc lập với hoạt động bình thường chíp Mức thấp phần mềm phải tạo lệnh đọc ghi ghi chíp Một cách khác phương pháp trái ngược tạo giao tiếp cho phân tích lơ-gic Các giao tiếp dễ dàng thêm vào thiết kế mạch in dạng đầu chờ nhiều chân (socket) Chúng ta phải thực phép kiểm tra (còn gọi "kiểm tra khói") Kiểm tra liên quan đến việc thay đổi giá trị điện áp từ mức khơng đến VDD quan sát dịng điện có với khơng có mặt tín hiệu đồng hồ Đối với mạch tĩnh hoàn toàn, dịng điện ln trì mức khơng Các mạch điện tương tự tạo dòng ẩn (quiescent) Tiếp theo đó, cho phép tín hiệu đồng hồ, số dòng động phải quan sát Cần ý rằng, nhiều chíp CMOS dường hoạt động tín hiệu đồng hồ cung cấp nguồn cung cấp tắt tín hiệu đồng hồ cung cấp phần cơng suất cho chíp thơng qua đi-ốt bảo vệ đầu vào chân đế đầu vào Nếu có thể, phải chạy khởi động tín hiệu đồng hồ tốc độ thấp cho thất bại thiết lập thời gian thủ phạm hoạt động kiểm tra lỗi Trong trường hợp mạch số, phải xem xét ghi khác cho việc sử dụng phần mềm ghi đọc dựa PC Điều nghĩa kiểm tra tính tồn vẹn đường tín hiệu từ PC tời chíp Thường, nhà thiết kế đặt ID ghi địa không Việc đọc ghi chứng minh tính đắn đường đọc từ chíp Nếu ghi chíp khởi động lại với trạng thái biết trước, ghi 152 đọc nối tiếp so sánh với giá trị định trước Trong trường hợp sử dụng phân tích lơ-gic, tải mẫu kiểm tra tương tương vào chíp cần kiểm tra Thơng thường, mẫu kiểm tra tạo cách tự động từ phiên kiểm tra chuẩn Cho đến thời điểm này, chưa có chức chíp kiểm tra ngoại trừ việc đọc ghi ghi Nếu phát hoạt động bất bình thường, phải thực việc kiểm tra lỗi (debug) Phương pháp đơn giản giả định phương pháp thất bại sau thực việc kiểm tra giả thiết Việc kiểm tra lỗi thân nghệ thuật, nhiên có số điểm cho phép việc kiểm tra lỗi hợp lý sau:  Lưu giữ nhật ký với ngày tháng thích cho tất kiểm tra thực  Khi giả thiết nguyên nhân cho lỗi phép kiểm tra, thực thay đổi lần quan sát kết Việc thay đổi nhiều yếu tố lúc sau quan sát xem chíp có làm việc hay khơng dẫn đến việc không phát lỗi cách thường gọi giải pháp tự sát  Thực việc kiểm tra thứ hai ba lần; không nên giả sử điều trừ đo lường ghi lại nhật trình  Kiểm tra tín hiệu điện áp cung cấp chân IC; thường bảng mạch kiểm tra hay có lỗi  Kiểm tra lặp I/O chíp xác định thực phép kiểm tra liên tiếp từ chân IC tới vị trí mong muốn (chẳng hạn, kiểm tra chân, nguồn cung cấp) bảng mạch  Không bỏ qua lý dẫn đến lỗi, ngoại trừ chứng minh nguyên nhân  Sử dụng phun lạnh súng nhiệt để làm lạnh làm nóng mạch để kiểm tra xem liệu có xảy vấn đề với nhiệt độ  Kiểm tra trạng thái ghi bên chíp ghi vào tài liệu  Đánh giá thời gian đầu vào đầu với ý đến tín hiệu đồng hồ; thường thiết lập thời gian giữ bị vi phạm thiết lập kiểm tra  Khi lỗi phát sửa, tìm kiếm phần khác thiết kế, phần mà có lỗi tương tự mà chưa phát  Không giả thiết thứ, phải đặt dấu hỏi với thứ Khi chíp kiểm tra hoạt động, thực việc đo lường nhiều khía cạnh chung thiết kế chẳng hạn chất lượng hoạt động chíp (cơng suất, tốc độ, đặc tính tương tự) Điều liên quan đến kỹ thuật phịng thí nghiệm thơng thường để cấu hình, đo lường ghi lại Bất có thể, lưu giữ tất kết dạng đọc máy tính (chẳng hạn hình ảnh lưu trữ từ ô-xi-lô số, chụp hình từ phân tích lơ-gic) để trao đổi với thành viên nhóm đồng nghiệp 153 Với hầu hết phần, chíp số mô mức cổng lô-gic thành công với kiểm tra phân tích thời gian q trình thiết kế, chúng hoạt động xác sản xuất thành chíp Một số biến đổi từ mạch mơ xảy trường hợp sau:  Mạch hoạt động chậm dự đoán - chỉnh sửa - giảm nhịp đồng hồ tăng VDD  Mạch có tượng chạy đua - chỉnh sửa - làm nóng với súng nhiệt kiểm tra xem cổng lơ-gic có phải nguyên nhân  Mạch có vấn đề lô-gic động - chỉnh sửa - không thực lại mạch  Mạch có vấn đề nghiêm trọng tượng nhiễu xuyên (crosstalk) - chỉnh sửa tìm kiếm công cụ tốt  Mạch hoạt động sai chức - chỉnh sửa - thực việc thử nghiệm kiểm tra tốt Với mạch tương tự, loạt vấn đề gây ảnh hưởng đến chất lượng hoạt động mạch yếu tố mô Các vấn đề bao gồm nhiễu đất nguồn cung cấp, nhiễu đế, ảnh hưởng nhiệt ảnh hưởng trình sản xuất Mặc dù vậy, áp dụng phương pháp kiểm tra phát lỗi xem xét 3) Kiểm tra sản xuất Trong phép kiểm tra phép thử nghiệm kiểm tra chức thực việc tìm kiếm để khẳng định chức chíp, phép thử nghiệm kiểm tra sản xuất sử dụng để khẳng định hoạt động cổng lô-gic mong đợi Sự cần thiết thực xuất phát từ loạt lỗi sản xuất xảy q trình sản xuất chíp trình kiểm tra tăng sức chịu đựng chíp (trong chíp thử (stress) hoạt động áp nhiệt) Các lỗi sản xuất bao gồm:  Các ngắn mạch lớp (chẳng hạn lớp kim loại)  Các dây dẫn bị đứt (chẳng hạn dây dẫn kim loại mỏng chạy qua topology thẳng đứng)  Thiếu nút nối thông (via), nút nối thông bị hỏng  Các ngắn mạch qua lớp ơ-xít cực cổng mỏng tới đế giếng Các lỗi dẫn đến lỗi mạch đặc biệt bao gồm:  Các nút bị ngắn mạch tới nguồn cung cấp đất  Các nút bị ngắn mạch với  Các đầu vào trôi nổi, đầu đứt mạch Các kiểm tra yêu cầu để khẳng định cổng ghi hoạt động không bị tổn hại lỗi sản xuất Các kiểm tra tiến hành mức wafer để loại bỏ die xấu, để đến tận phận đóng gói Việc định cho vấn đề thường định sản lượng giá thành đóng gói Nếu sản lượng cao giá thành đóng gói thấp (chẳng hạn sử dụng đóng gói plastic), phận kiểm tra sau đóng gói Tuy nhiên, sản lượng wafer thấp giá thành đóng gói cao (chẳng hạn đóng gói gốm), thường kinh tế thực việc 154 loại bỏ die xấu mức wafer Độ dài kiểm tra mức wafer làm ngắn lại để giảm thời gian kiểm tra dựa kinh nghiệm với dãy phép kiểm tra Ngoài việc kiểm tra cổng bên trong, tính liên tục I/O kiểm tra, với kiểm tra sau cần hoàn thành:  Các mức I/O (chẳng hạn, kiểm tra mức dự trữ chống nhiễu cho TTL, chân đế I/O CMOS)  Tốc độ hoạt động Với việc sử dụng cấu trúc kiểm tra chíp, việc kiểm tra wafer với tốc độ làm việc thực hoàn thành với số tối thiểu chân nối Điều trở nên quan trọng việc giảm giá thành việc kiểm tra mức wafer Về mặt tổng quát, việc tạo kiểm tra sản xuất giả thiết chức mạch/chip Điều yêu cầu thực thử tất đầu vào cổng quan sát tất cổng đầu 5.3 Hệ thống layout Việc thực layout thông thường đầy đủ mức mặt nạ trình dễ mắc lỗi, tốn thời gian, công việc yêu cầu chuyên gia huấn luyện tốt Sự chấp nhận luật thiết kế hình học đơn giản luật thiết kế hệ thống toàn cục, chẳng hạn việc sử dụng nghiêm chiến lược đồng hồ 2-pha, dẫn đến phương pháp cho phép nhà thiết kế hệ thống thiết kế chíp mức mặt nạ Điều cho phép nhà thiết kế hệ thống sử dụng tiềm mạch đầy đủ mà cơng nghệ si-líc tạo Một phương pháp cải tiến nhận chấp nhận rộng rãi việc thiết kế mức thấp ô dạng ký hiệu mức mạch điện miêu tả trừu tượng, giảm gánh nặng nhà thiết kế khỏi nhiệm vụ nặng nề việc phải thực luật thiết kế hình học Các sau kết hợp cách sử dụng kỹ thuật kết hợp biết, kỹ thuật mở rộng khả hệ thống mức chíp Một phương pháp hỗn hợp tốt kết hợp khối ô tiêu chuẩn (được định nghĩa cách biểu trưng), ô mà thiết kế cách tự động, phương pháp xây dựng thông thường lặp lại với miền kí hiệu, cấu trúc điều khiển chẳng hạn mảng lô-gic lập trình Vì cơng cụ cải thiện, mức ký hiệu mô tả tạo "hợp ngữ" tốt nhắm đến trình biên dịch silíc 5.3.1 Layout kí hiệu lưới thơ Ý tưởng đằng sau phương pháp việc chia bề mặt chíp thành lưới có khoảng cách theo hai chiều X Y Kích thước lưới biểu diễn đặc trưng tối thiểu dung sai vị trí mong muốn q trình sản xuất xác định thường lựa chọn tham khảo kín nhà phát triển cơng cụ thiết kế kỹ sư trình sản xuất bán dẫn Với kết hợp lớp mặt nạ tồn vị trí lưới, ký hiệu xác định Hình 5.3 minh họa tập ký hiệu điển hình layout Với hệ thống thiết kế cụ thể, ký hiệu đặt lưới để xây dựng mạch điện mong muốn, tương tự việc lát gạch Các tập ký hiệu định nghĩa chữ ký hiệu hình ảnh, biểu diễn hình ảnh sử dụng cho thiết kế 155 Hình 5.3 Layout kí hiệu lưới cố định 156 Quá trình thiết kế bao gồm ký hiệu đặt lưới thô Việc sử dụng ký hiệu với kích thước cố định làm đơn giản hóa luật thiết kế hình học, khơng hồn tồn làm giảm chúng Ví dụ, hình 5.4 cho thấy vi phạm luật thiết kế theo đường chéo xảy hệ thống thiết kế Hình 5.4 Sự vi phạm luật thiết kế layout lưới cố định 5.3.2 Layout ma trận cổng Một kiểu layout ký hiệu dựa ký tự phát triển phịng thí nghiệm Bell cụ thể hóa cho mạch CMOS Nó cải thiện layout ký hiệu lưới thơ cách cung cấp kiểu layout quy luật ma trận giao hàng khuếch tán transistor cột si-líc đa tinh thể sử dụng Giao hàng cột vị trí transistor tiềm tàng (vùng si-líc đa tinh thể giao với vùng khuếch tán) Sự phát triển kỹ thuật từ quan điểm ô tiêu chuẩn minh họa hình 5.5, hình bên trái minh họa mạch thực thành phần ô (bốn mạch NAND 2-đầu vào đảo) Chú ý liên kết ô liên kết kim loại Thay thực liên kết kim loại, thực cột dải silíc đa tinh thể theo chiều dọc tương ứng với tín hiệu cực cửa Các transistor sau đặt dải dẫn tín hiệu si-líc đa tinh thể kết nối với minh họa hình bên phải Ở đây, cột dọc dải si-líc đa tinh thể (S) dải khuếch tán (D) (hình 5.6) Các hàng ngang transistor và/hoặc rãnh định đường kim loại Chú ý dây kim loại chạy dọc Một layout kí hiệu dạng ký tự tương ứng với layout hình 5.6 trình bày hình 5.7 sử dụng ký hiệu định nghĩa bảng 5.2 157 Hình 5.5 Phát triển kiểu thiết kế ma trận cổng Hình 5.6 Layout ma trận cổng điển hình với đường si-líc đa tinh thể đường khuếch tán Sơ đồ layout mặt nạ tương ứng hình 5.7 trình bày hình 5.8 Kỹ thuật ma trận cổng tổng kết luật sau:  Dải si-líc đa tinh thể chạy theo hướng chiều dài bề rộng số 158  Các dây dẫn loại khuếch tán (với bề rộng cố định) chạy dọc đường silíc đa tinh thể  Đường dẫn kim loại chạy theo chiều ngang chiều dọc Bất đường có khác biệt với kích thước tối thiểu (chẳng hạn ray cung cấp nguồn) phải cụ thể hóa thủ cơng  Các transistor tồn cột si-líc đa tinh thể Hình 5.7 Layout ký hiệu tương ứng hình 5.6 Layout mặt nạ tương ứng hình 5.7 Ký hiệu N P + * | ! : - Ý nghĩa Transistor kênh n Transistor kênh p Điểm giao cắt kim loại – poly kim loại dây khuếch tán Điểm tiếp xúc Dây dẫn si-lic đa tinh thể khuếch tán loại n Dây dẫn khuếch tán loại p Dây dẫn kim loại chạy dọc Dây dẫn kim loại chạy ngang Các transistor rộng xác định cách bắc cầu hai nhiêu hai ký hiệu N P Để chuyển từ ký hiệu chữ sang biểu diễn (artwork) mặt nạ, ma trận ký tự xem xét (examine) ký tự mở rộng thành phần tử mặt nạ tương đương Các thao tác chẳng hạn gộp đường đứt nét nằm ngang thành dây dẫn kim loại gộp thiết bị lân cận thực giai đoạn Hình 5.9 trình bày khoảng cách lưới điển hình, tn theo luật thiết kế trình bày phần trước Bước (pitch) hàng xác định khoảng cách phân tách tối thiểu cực máng/cực nguồn hai transistor không liên kết với tiếp điểm khuếch tán kim loại Bước cột 159 xác định khoảng cách hai đường si-líc đa tinh thể với tiếp điểm khuếch tán đường si-líc đa tinh thể Hình 5.8 Các khoảng cách cột hàng ma trận cổng Chú ý kiểu thiết kế kiểu "cơng nghệ cập nhật được" mơ tả thiết kế lưu giữ dạng kí hiệu Điều có nghĩa thơng tin mặt nạ mã hóa dạng thức ký tự Do vậy, việc trích mạch thực mức ký hiệu mức mặt nạ cơng cụ trích truyền thống Chú ý rằng, việc trích mạch thực mức ký hiệu tương đối nhanh 5.3.3 Layout hình que Thuật ngữ "hình que" (stick) thuật ngữ chung dùng hệ thống thiết kế ký hiệu mà không thiết hạn chế nhà thiết kế phải dùng lưới trình thiết kế Thay vào đó, mơ tả topology dạng tự layout nhập thông qua hệ thống đồ họa tương tác Các ký hiệu đồ họa định vị tương thay định vị cố định liên kết với que màu biểu diễn lớp liên kết mức mặt nạ Kỹ thuật dựa biểu diễn trừu tượng mà nhà thiết kế IC sử dụng nhiều năm để đơn giản hóa layout giấy bút chì trước thực việc chuyển số hóa layout Với hệ thống thực dựa máy tính nay, khoảng cách mặt nạ đắn đạt cách sử dụng trình "thu gọn" (compaction) Tuy nhiên từ năm 1978, có hệ thống được đề cập, mà chủ yếu nhấn mạnh đến thuật toán thu gọn (compaction) Điều quan trọng cần ý hầu hết hệ thống loại sử dụng, 160 sở cho việc thao tác layout, mô tả mức mặt nạ (chẳng hạn hộp, đường) 5.3.4 Layout kí hiệu lưới ảo Layout kí hiệu lưới ảo phương pháp layout kí hiệu mà vẽ dựa kinh nghiệm đạt hệ thống ký hiệu lưới thô, ma trận cổng, hệ thống layout hình que, hệ thống khác Về bản, hệ thống tiếp cận thiết kế mức layout cách thao tác (manipulate) phần tử mạch điện transistor dây dẫn ngược lại với dạng thức mô tả mặt nạ hình học Các phần tử mạch điện vừa kể đặt lưới để tạo thuận lợi cho việc nắm bắt thiết kế dễ dàng công cụ đơn giản hóa, với khoảng cách hình học cuối đường lưới xác định mật độ can nhiễu thành phần mạch điện vị trí lưới lân cận Điều dẫn đến khái niệm lưới "ảo" Khái niệm minh họa với ví dụ đơn giản hình 5.10 (hình a) Trong minh họa, thấy có ba đường dẫn chạy dọc hình lưới ảo Nếu sử dụng lưới cố định kích thước 10 đơn vị, bề rộng đường dây dẫn khoảng cách phân cách 10 đơn vị cho mơ tả mặt nạ hình b Nếu sử dụng lưới với khoảng cách thay đổi theo topology, thu mơ tả mặt nạ hình c Trong hình c, khối đường đứt nét số nén lưới ảo định Kết cuối cho nhà thiết kế định vị lưới thực mà không cần phải quan tâm đến luật thiết kế Ngoài việc loại bỏ luật thiết kế, lưới sử dụng để xác định tính kết nối mạch theo cách tương tự hệ thống thiết kế mạch Ở đây, khái niệm "coordinode" (nút tọa độ), đề Buchanan, sử dụng để nắm bắt vị trí vật lý, tính kết nối cấu trúc, trạng thái hoạt động Như tên nó, coordinode có tính chất hệ tọa độ (coordinate), tức số vị trí xy mà cuối ánh xạ (map) với bề mặt si-líc Ngồi ra, có số tính chất nút mạch điện, chẳng hạn điệp áp, trạng thái mô Về mặt cấu trúc, coordinode xác định nút mạng thiết kế Trong trường hợp (ngữ cảnh) lưới ảo, coordinode ánh xạ tới tập rời rạc điểm lưới thay tập bán liên tục hệ tọa độ X-Y Các tọa độ lưới tạo thành đường hoạt động mạch điện, định đường thông tin qua mạch điện Các hốn đổi hình học cục thực (handle) phần mềm mạnh việc thực tao tác hình học Hình 5.9 Layout lưới ảo 161 Một hệ thống vẽ mạch lưới ảo (a virtual grid circuit capture system) có điểm lợi sau:  Thiết kế topology không bị ràng buộc luật thiết kế  Thiết kế nhanh thông qua việc sử dụng liên kết điểm  Các thuật toán dựa lưới nhanh cho việc kiểm định (audit) tính kết nối, việc nén, trình khác  Khả cho phép tham số hóa với việc tạo khối hình học tự động  Lắp ghép mơ-đun phân cấp  Mục tiêu tự nhiên cho trình biên dịch si-líc mức cao (tự với cấu trúc hình học) Câu hỏi tập ôn tập chương: Trình bày chiến lược phân cấp thiết kế hệ thống VLSI Trình bày chiến lược phân chia đặn thiết kế hệ thống VLSI Trình bày chiến lược mơ-đun hóa thiết kế hệ thống VLSI Trình bày chiến lược cục hóa thiết kế hệ thống VLSI Có mức kiểm thử phổ biến nào? Vai trị chúng q trình thiết kế sản xuất hệ thống VLSI? So sánh ưu nhược điển kiểu thiết kế điển hình học Có loại hệ thống layout phổ biến nào? Tại cần sử dụng hệ thống layout trình thiết kế? Xét layout đơn giản mạch lô-gic CMOS tổ hợp cho hình vẽ, A-E đầu vào, Z đầu a) Khôi phục lại sơ đồ mạch MOSFET thực mạch b) Khôi phục lại hàm lô-gic tổ hợp thực 162 c) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hàm tìm câu b) 163 Tài liệu tham khảo [1] Wayne Wolf, Modern VLSI Design: System-on-Chip Design, 3rd edition, Prentice-Hall, 2002 [2] N Weste and K Eshraghian, Principles of CMOS VLSI Design, 2nd edition, Addison Wesley, 1993 [3] Ed Wai-Kai Chen, The VLSI Handbook, Boca Raton: CRC Press LLC, 2000 [4] Randall L Geiger, Phillip E Allen, VLSI design techniques for analog and digital circuits, McGraw-Hill, 1990 [5] Steven M Rubin, Computer Aids for VLSI Design, 2nd Edition, Addison-Wesley, 1997 [6] Stanley L Hurst, VLSI custom microelectronics digital, analog, and mixed-signal, Marcel Dekker, Inc., 1998 [7] http://sharif.edu/~hessabi/VLSI/index.html [ 8] http://lsiwww.epfl.ch/LSI2001/teaching/webcourse/toc.html [9] Naveed Sherwani, Algorithms for VLSI Physical Design Automation, 3rd edition, Kluwer Academic Publishers, 1999 [10] Francois Anceau et Yvan Bonnassieux, Conception des Circuits VLSI du composant au systeme, Dunod, 2007 [11] Dr S Ramachandran, Digital VLSI System Design, Springer, 2007 [12] Neil H E Weste and David Harris, CMOS VLSI Design: A Circuits and Systems Perspective, third edition, Pearson Education, Inc., 2005 [13] Wayne Wolf, Modern VLSI Design: IP-based Design, fourth edition, Prentice Hall, 2009 164 ... P1C0 C  G2  P2 G1  P2 P1C0 C3  G3  P3G2  P3 P2 G1  P3 P2 P1C0 C  G4  P4 G3  P4 P3G2  P4 P3 P2 G1  P4 P3 P2 P1C0 101 Hình 4. 12 Sơ đồ trạng thái nhớ trước bit đầy đủ Thiết kế khả thi...Chương Thiết kế hệ thống CMOS 4.1 Giới thiệu Trong chương trước đề cập đến thiết kế mạch lô-gic CMOS Trong chương đề cập đến thiết kế hệ thống CMOS (CMOS subsystem) với... gian thiết kế, công suất thấp, tốc độ cao, tổ hợp lựa chọn Trước tiên, xét ví dụ cộng mạch thiết kế mức transitor có nhiều tùy chọn Và dĩ nhiên, hy vọng hệ thống thiết kế mạch cao cấp cho phép thiết