Bài giảng Thiết kế hệ thống VLSI PTIT

Bài giảng môn thiết kế hệ thống vlsi năm 2014. Trường: học viện công nghệ bưu chính viễn thông. Khoa điện-điện tử. Trình độ đào tạo: Đại học. Mọi người tải về tham khảo.

BỘ THÔNG TIN VÀ TRUYỀN THÔNG HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THƠNG BÀI GIẢNG THIẾT KẾ HỆ THỐNG VLSI Nhóm biên soạn: Phạm Văn Sự Đặng Hồi Bắc Mai Linh HÀ NỘI – 2014 ii Lời nói đầu Ngày nay, lĩnh vực thiết kế điện tử có bước tiến vượt bậc nhờ phát triển công nghệ nguồn Tuy vậy, Việt Nam, việc trang bị kiến thức kỹ lĩnh vực chương trình đạo tạo cử nhân kỹ sư chưa quan tâm mức Nhằm tạo điều kiện thuận lợi cho việc học tập nghiên cứu sinh viên chuyên ngành Điện-Điện tử Học viện Cơng nghệ Bưu Viễn thơng, mạo muội biên soạn Bài giảng Thiết kế hệ thống VLSI Mục đích tập giảng giới thiệu với sinh viên chuyên ngành Điện - Điện tử cách chung kỹ thuật, phương pháp tiếp cận tiên tiến thiết kế, sản xuất chíp điện tử có mật độ tích hợp cao cao Từ đó, sinh viên có hội làm quen hiểu biết kiến thức, kỹ lĩnh vực thiết kế điện tử Nội dung giảng chia làm chương: Chương 1: Giới thiệu hệ thống VLSI Chương 2: Các kỹ thuật thực cài đặt ràng buộc layout mạch CMOS Chương 3: Thiết kế lơ-gíc mạch CMOS Chương 4: Thiết kế hệ thống CMOS Chương 5: Các phương pháp thiết kế hệ thống VLSI Các chương 1, giảng viên Phạm Văn Sự biên soạn Các chương lại giảng viên Mai Linh giảng viên Đặng Hoài Bắc biên soạn Nội dung giảng chủ yếu biên soạn từ tài liệu uy tín lĩnh vực thiết kế điện tử công nghệ điện tử Trong lần biên soạn thứ hai này, giảng hoàn thiện với đúc rút kinh nghiệm giảng dạy qua số học kỳ Học viện, với góp ý xây dựng đồng nghiệp với chia sẻ từ chuyên gia lĩnh vực thiết kế mạch tích hợp Mặc dù với nỗ lực cố gắng nhóm tác giả với hỗ trợ từ đạo từ lãnh đạo Khoa Kỹ thuật Điện tử Học viện, giảng chắn điểm cần chỉnh sửa Nhóm tác giả ln mong muốn đóng góp ý kiến từ sinh viên, nhà khoa học chuyên gia lĩnh vực để giảng ngày hoàn thiện Mọi góp ý gửi địa chỉ: Khoa Kỹ thuật Điện tử 1, tầng nhà A2, Học viện Công nghệ Bưu Viễn thơng, Km10 Đường Nguyễn Trãi Hà Nội, ngày tháng năm 2014 Nhóm biên soạn iii Danh mục từ viết tắt ALU Arithmetic Logic Unit Bộ lô-gic số học ASIC Application-Specific Integrated Circuit Mạch điện tử tích hợp với mục đích cụ thể CAD Computer-Aided Design Cơng cụ máy tính hỗ trợ thiết kế CISC Complex Instruction Set Computer Kiến trúc tập lệnh phức tạp CMOS Complementary Metal-Oxide Semiconductor Công nghệ bán dẫn-ô-xit-kim loại bù DSP Digital Signal Processing Xử lý tín hiệu số EBL Electron Beam Lithography Cơng nghệ khắc dòng tia điện tử FET Field-effect Transistor Transistor trường HDL Hardware Description Language Ngôn ngữ mô tả phần cứng IC Integrated Circuit Mạch tích hợp LSI Large Scale Integration Mạch tích hợp mật độ lớn MAS Micro-Architectural Specification Tiêu chí vi kiến trúc MCM Multi-Chip Module Khối đa chíp MOS Metal-Oxide-Semiconductor Cơng nghệ bán dẫn - ô-xit - kim loại MSI Medium Scale Integration Mạch tích hợp mật độ trung bình MTF Mean of Time Failure Trung bình số lần thất bại PCB Printed Circuit Board Bảng mạch in PLA Programmable Logic Array Dãy lơ-gic khả trình PLD Programmable Logic Device Thiết bị lơ-gic khả trình PR Photoresist Chất cản quang RAM Random Access Memory Bộ nhớ truy cập ngẫu nhiên RISC Reduced Instruction Set Computer Kiến trúc tập lệnh thu gọn ROM Read Only Memory Bộ nhớ đọc RTL Register Transfer Level Mức truyền đạt ghi SLI System level Integration Mạch tích hợp mức hệ thống SoC System on Chip Hệ thống chíp đơn SOI Silicon on Insulator Cơng nghệ si-líc cách điện SSI Small Scale Integration Mạch tích hợp mật độ thấp TTL Transistor-Transistor Logic Transistor lưỡng cực ULSI Ultra l arge Scale Integration Mạch tích hợp mật độ cực lớn UV Ultraviolet Tia cực tím VLSI Very Large Scale Integration Mạch tích hợp mật độ lớn iv Mục lục Lời nói đầu ii Danh mục từ viết tắt iii Mục lục iv Chương Giới thiệu Hệ thống VLSI 1.1 Lịch sử chung 1.2 Chu trình thiết kế VLSI 1.2.1 Chu trình thiết kế VLSI 1.2.2 Các xu Chu trình thiết kế VLSI Chương Các kỹ thuật thực cài đặt ràng buộc layout mạch CMOS .12 2.1 Giới thiệu cơng nghệ bán dẫn si-líc 12 2.1.1 Quá trình tạo Wafer - Wafer processing 12 2.1.2 Ơ-xi hóa – Oxidation .13 2.1.3 Khuếch tán lựa chọn - Selective diffusion .14 2.1.4 Quá trình tạo cổng si-líc - The silicon gate process .15 2.2 Công nghệ CMOS 16 2.2.2 Quá trình tạo p-well .17 2.2.3 Quá trình tạo n-well .21 2.2.4 Q trình tạo ống đơi .23 2.2.5 Si-líc cách điện 24 2.3 Các tính chất transitor .28 2.3.1 Cấu trúc transistor 28 2.3.2 Mơ hình transistor đơn giản 29 2.3.3 Các tham số ký sinh transistor 31 2.4 Dây kết nói, via, ký sinh .32 2.4.1 Giới thiệu chung .32 2.4.2 Các tham số ký sinh dây dẫn 33 2.4.3 Hiệu ứng bề mặt kết nối đồng 36 2.5 Các ràng buộc thiết kế layout 37 2.5.1 Các biểu diễn lớp 39 2.5.2 Các ràng buộc dựa lambda cho trình p-well 40 2.5.3 Các luật dựa  cho q trình Si-líc cách ly .47 2.5.4 Các luật thiết kế lớp kim loại đôi 48 2.5.5 Tổng kết ràng buộc thiết kế .48 2.6 Thơng số hóa quy trình 49 2.6.1 Các lớp trừu tượng 49 2.6.2 Các luật khoảng cách 49 2.6.3 Các luật xây dựng 49 Chương : Thiết kế lơ-gíc mạch CMOS 54 3.1 Giới thiệu chung 54 3.2 Cấu trúc lơ-gíc CMOS 55 3.2.1 Lô-gic bù CMOS 55 v 3.2.2 Lô-gic giả nMOS 56 3.2.3 Lô-gics CMOS động 57 3.2.4 Lô-gic CMOS định thời 61 3.2.5 Lô-gic đô-mi-nô CMOS 61 3.2.6 Lô-gic chuyển mạch điện áp cascade .63 3.2.7 Lô-gic đô-mi-nô cải tiến 64 3.2.8 Lô-gic transistor thông qua - Pass transistor logic 66 3.3 Thiết kế điện vật lý cổng lơ-gíc 68 3.3.1 Cổng đảo – Inverter .68 3.3.2 Thiết kế cổng NAND .73 3.3.3 Thiết kế cổng NOR 74 3.4 Các chiến lược clock thiết kế .76 3.4.1 Chiến lược đồng hồ 2-pha giả - Pseudo 2-phase clocking .76 3.4.2 Chiến lược đồng hồ 2-pha - 2-phase clocking .78 3.4.3 Chiến lược đồng hồ 4-pha 78 3.4.4 Chiến lược đồng hồ giả 4-pha 78 3.5 Cấu trúc vào (I/O) .79 3.5.1 Tổ chức chung 79 3.5.2 Các chân đế VDD VSS 81 3.5.3 Các chân đế đầu 81 3.5.4 Các chân đế đầu vào 82 3.5.5 Các chân đế trạng thái 84 3.5.6 Các chân đế hai trạng thái 84 Chương Thiết kế hệ thống CMOS 86 4.1 Giới thiệu 86 4.2 Bộ cộng hàm liên quan 86 4.2.1 Bộ cộng tổ hợp - Combinational Adder 86 4.2.2 Bộ cộng tổ hợp động 90 4.2.3 Sự truyền cộng cực cửa 91 4.2.4 Bộ cộng mang khóa đầu 93 4.2.5 Bộ cộng mang Manchester .96 4.2.6 Bộ cộng khóa đầu mang nhị phân 98 4.2.7 Bộ cộng lựa chọn mang .103 4.2.8 Bộ khởi tạo kiểm tra ngang bậc (parity) 103 4.2.9 Bộ so sánh 104 4.3 Bộ đếm nhị phân 106 4.3.1 Bộ đếm không đồng 106 4.3.2 Bộ đếm đồng 106 4.4 Bộ nhân .108 4.5 Bộ ghi dịch 121 4.6 Bộ nhớ 124 4.6.1 Giới thiệu .124 vi 4.6.2 SRAM 126 4.6.3 DRAM 129 4.6.4 ROM 130 4.6.5 Bộ nhớ Flash 131 4.6.6 PLA 133 4.7 Đường liệu - Data paths 134 Chương Các phương pháp Thiết kế hệ thống VLSI 136 5.1 Giới thiệu 136 5.2 Thiết kế cấu trúc Testing 137 5.2.1 Các chiến lược thiết kế cấu trúc 137 5.2.2 Testing 140 5.3 Hệ thống layout 146 5.3.1 Layout kí hiệu lưới thô 146 5.3.2 Layout ma trận cổng 148 5.3.3 Layout hình que 151 5.3.4 Layout kí hiệu lưới ảo 151 Tài liệu tham khảo 154 vii Chương Giới thiệu Hệ thống VLSI 1.1 Lịch sử chung Trong suốt nửa đầu kỷ 20, mạch điện tử thường sử dụng bóng điện tử dạng ống chân khơng (vacuum tubes) có kích thước lớn, đắt đỏ tiêu tốn nhiều lượng Tuy nhiên, ngày với phát triển khoa học kỹ thuật xuất thiết bị điện tử bán dẫn rời rạc chẳng hạn transistor lưỡng cực (TTL), transistor trường (FET) cho phép việc tích hợp số, chí nhiều mạch điện tử chíp gọi mạch điện tử tích hợp (IC - Integrated Circuit) Số lượng transistor tích hợp cách kinh tế chíp đơn khơng ngừng tăng lên Gordon Moore dự đốn thơng qua luật Moore Theo đó, số lượng transistor chíp đơn nhân đơi sau 18 tháng Hình 1.1 [10] tăng mạnh số lượng transistor chíp vi xử lý hãng Intel, IBM, Hình Sự tăng nhanh số lượng transistor chíp vi xử lý Về bản, mạch điện tử tích hợp phân chia theo độ phức tạp chúng đo lường số cổng lơ-gíc số transistor chíp đơn Các chíp có số cổng lơ-gíc độc lập nhỏ 10 gọi mạch tích hợp tỷ lệ thấp (SSI - Small Scale Integration) Nếu số cổng chíp đơn từ 10-100 mạch tích hợp gọi mạch có tỷ lệ tích hợp trung bình (MSI - Medium Scale Integration) Các giải mã, cộng, so sánh ví dụ điển hình loại mạch MSI Với mạch tích hợp tỷ lệ lớn (LSI - Large Scale Integration), số lượng cổng chíp đơn thường từ 100-1000 Các hệ thống điện tử số chẳng hạn vi xử lý cổ điển, chíp nhớ, thiết bị lơgíc khả trình (PLD) ví dụ điển hình LSI Đến cuối năm 70, hãng sản xuất chế tạo thành cơng chíp tích hợp tỷ lệ lớn (VLSI - Very Large Scale Integration) có hàng ngàn cổng lơ-gíc chẳng hạn chíp xử lý máy tính cá nhân 80186, 80286 Từ nay, số lượng cổng tích hợp thành cơng chíp tăng nhanh vượt ngưỡng 10 triệu cổng Và chứng kiến xuất mạch tích hợp tỷ lệ cực lớn (ULSI - Ultra Large Scale Integration), mạch tích hợp mức hệ thống (SLI System Level Integration), hệ thống chíp (SoC - System-on-Chip) Sự phân loại sơ lược tóm tắt bảng 1.1 [11] Bảng 1.1 Phân loại hệ thống mạch tích hợp Phân loại Thời gian Mật độ (cổng lô-gic) Transistor đơn 1959 Cổng lô-gic 1960 SSI 1964 10 MSI 1967 10-100 LSI 1972 100-1000 VLSI 1978 1000-10000 ULSI 1980 10000 SLI/SoC 1990- >10 triệu Hình Sự phát triển cơng nghệ Cùng với tăng nhanh số lượng cổng lơ-gíc tích hợp chíp đơn, tốc độ làm việc mạch tổ hợp tăng nhanh Điều đạt thành tựu vượt bậc công nghệ bán dẫn Từ năm 60 chíp điện tử sản xuất công nghệ đế cỡ chục mi-cron (), đến năm 2006 công nghệ đế 60nm Sự phát triển cơng nghệ minh họa hình 1.2 [10] Các hệ thống VLSI đại không thiết kế với quy mơ kích cỡ lớn, tốc độ làm việc nhanh mà thiết kế với yêu cầu tiêu hao lượng thấp Với thiết bị hoạt động dựa nguồn cung cấp pin hay ắc qui việc thiết kế hệ thống tiêu hao lượng thấp vấn đề sống thiết bị Đối với hệ thống VLSI kích thước nhỏ việc tiêu hao lượng q mức dẫn đến vấn đề nghiêm trọng việc tỏa nhiệt cho hệ thống Hình 1.3 [10] minh họa cơng suất tỏa nhiệt dòng chíp vi xử lý Intel Hình Cơng suất tỏa nhiệt chíp vi xử lý Intel 1.2 Chu trình thiết kế VLSI Chu trình thiết kế hệ thống VLSI bắt đầu việc định tiêu kỹ thuật chíp VLSI, sau trải qua loạt bước để đến cuối sản xuất đóng gói chíp Chu trình thiết kế hệ thống VLSI thơng thường mơ tả hình 1.4 [9] Trong phần này, xem xét cách tóm tắt u cầu mục đích bước sơ đồ 1.2.1 Chu trình thiết kế VLSI 1) Xác định tiêu kỹ thuật hệ thống - System Specification Cũng giống trình thiết kế khác, bước chu trình thiết kế hệ thống VLSI đưa tiêu kỹ thuật hệ thống Các tiêu kỹ thuật hệ thống biểu diễn mức cao hệ thống Trong trình này, yếu tố thường quan tâm bao gồm: chất lượng hoạt động hệ thống, tính năng, kích thước vật lý (kích thước die (nhân chip)) hệ thống Ngoài ra, cần quan tâm đến kỹ thuật thiết kế, công nghệ sử dụng để sản xuất chip Xác định tiêu kỹ thuật hệ thống bước đầu thỏa hiệp (compromise) yêu cầu thị trường, công nghệ tính khả thi mặt thương mại (economical viability) Kết hảo nhỏ vật liệu khởi đầu trình sản xuất trình quang khắc dẫn đến liên kết cầu đặc trưng bị thiếu Và khơng hồn hảo dẫn đến kết chíp bị lỗi Nhiệm vụ kiểm tra sản xuất xác định die tốt nên đóng gói gửi đến khách hàng Việc kiểm tra die (chip) xảy ở:  Mức wafer  Mức chíp đóng gói  Mức bảng mạch  Mức hệ thống  Mức vùng Bằng việc phát sớm chíp hỏng, giá thành sản xuất giữ mức thấp Chẳng hạn, giá thành xấp xỉ với việc phát lỗi mức khác minh họa bảng 5.1 Bảng 5.1: Mức giá thành xấp xỉ việc phát sản phẩm lỗi mức khác Mức phát Giá thành xấp xỉ Wafer 0,01-0,1 USD Chíp đóng gói 0,1-1 USD Bảng mạch 1-10 USD Hệ thống 10-100 USD Vùng 100-1000 USD Rõ ràng, lỗi phát mức wafer, giá thành sản xuất thấp Một ví dụ điển hình, Intel thất bại việc sửa lỗi lô-gic chia dấu phẩy động tận bốn triệu đơn vị chíp vận chuyển đến khách hàng vào năm 1994 Khi IBM phải dừng bán sản phẩn máy tính sử dụng chíp Intel Intel buộc phải thu hồi chíp lỗi Điều khiến công ty phải trả giá khoảng 450 triệu đôla Một ý thú vị rằng, hầu hết thất bại sản phẩm si-líc lần kết vấn đề với chức thiết kế Nói cách khác, chíp thực xác điều mà cơng cụ mơ hướng thực hiện, nhiên số lý (hầu hết thường lỗi người) chức chức mà tồn phần lại hệ thống mong muốn Trong phần này, xem xét cách sơ lược trình liên quan đến phép kiểm tra lô-gic, kiểm tra lỗi chíp, kiểm tra sảm xuất 1) Kiểm tra lơ-gic Các kiểm tra lô-gic thường kiểm tra mà nhà thiết kế xây dựng phần trình thiết kế Chẳng hạn, đặt câu hỏi "Liệu cộng có thực việc cộng?", "Liệu đếm có thực việc đếm?" Chúng ta biết rằng, thử nghiệm kiểm tra cần phải thực để chứng minh mô tả cổng tổng hợp phải có chức hoạt động tương đương với mơ tả RTL nguồn Hình 5.2 149 mong muốn chứng minh mô tả RTL tương đương với tiêu chuẩn thiết kế mô tả chức mức cao mức tiêu chí trừu tượng Mơ tả chức mơ tả lời; mô tả chữ với ngôn ngữ thông thường; mô tả số ngôn ngữ lập trình bậc cao chẳng hạn C, FORTRAN, Pascal, LISP; chương trình ngơn ngữ mơ hệ thống chẳng hạn System C; ngôn ngữ mô tả phần cứng VHDL Verilog; đơn giản bảng đầu vào đầu yêu cầu Thường nhà thiết kế tạo ta "mơ hình vàng" trong dạng thức vừa đề cập trở thành mơ hình tham chiếu tất phép kiểm tra biểu diễn khác Tương đương chức liên quan đến việc thực mô mức độ hai mơ tả chíp (chẳng hạn mức cổng mức chức năng) việc đảm bảo đầu tương đương số điểm kiểm tra thuận tiện theo thời gian với đầu vào cung cấp Điều thực cách thuận tiện mô tả HDL việc sử dụng chuẩn kiểm tra (test bench), tức đóng gói xung quanh mơ-đun cung cấp kích thích kiểm tra tự động Phép kiểm tra chi tiết có lẽ phép kiểm tra thực sở chu kỳ tiếp chu kỳ Càng ngày có gia tăng việc kiểm tra thử liên quan đến thời gian thực hoạt động gần với thời gian thực hệ thống dựa FPGA để khẳng định chất lượng hoạt động mức hệ thống hệ thống cuối mong muốn, tức hệ thống thực tế sử dụng chíp sau chíp hồn thành Điều khuyến cáo có tăng mức độ phức tạp chíp hệ thống mà chúng thực Ví dụ, vùng diện tích chíp cho mạng cục vô tuyến không dây (WLAN), hệ thống mơ thời gian thực, mô ảnh hưởng ẩn kênh thông tin không tin cậy với can nhiễu ngồi băng Hình Sự tương đương chức mức độ trừu tượng khác Chúng ta kiểm tra tương đương chức thông qua việc mô mức độ khác phân cấp thiết kế Nếu mô tả mức RTL, hoạt động mức hệ thống kiểm tra cách đầy đủ Ví dụ, trường hợp vi xử lý, nạp hệ điều hành chạy chương trình yếu mơ tả chức Tuy nhiên, điều khơng thực tế (do thời gian chạy mơ q dài) 150 mơ hình mức cổng lơ-gic chí khó khăn cho mơ hình mức transistor Một cách để giải vấn đề sử dụng kế thừa phân cấp bên hệ thống để kiểm tra chíp mơ-đun bên chíp Nghĩa là, kết hợp với giao tiếp mô-đun xác định rõ, theo nhánh dài với tăng tính tương đồng mà hệ thống bao gồm nhiều chíp VLSI thực trước tiên Trong hầu hết dự án, khối lượng cố gằng kiểm tra thường vượt xa nhiều so với cố gắng thiết kế 2) Các gợi ý kiểm tra lỗi số Rất nhiều lần, chíp sản xuất, tập thử nghiệm kiểm tra thực mơi trường phòng thí nghiệm, cần chuẩn bị cho việc Chúng ta bắt đầu việc xây dựng bảng mạch có đặc tính sau:  Nguồn cơng suất cung cấp cho IC có khả thay đổi V DD khả đo lường cơng suất tiêu tán  Có liên kết với tín hiệu thực  Có đầu vào tín hiệu đồng hồ  Có giao tiếp số với máy tính cá nhân (PC) Chúng ta viết chương trình phần mềm để giao tiếp với chíp thơng qua cổng nối tiếp song song giao tiếp bus Chíp phải có cổng UART nối tiếp số giao tiếp khác mà sử dụng cách độc lập với hoạt động bình thường chíp Mức thấp phần mềm phải tạo lệnh đọc ghi ghi chíp Một cách khác phương pháp trái ngược tạo giao tiếp cho phân tích lơ-gic Các giao tiếp dễ dàng thêm vào thiết kế mạch in dạng đầu chờ nhiều chân (socket) Chúng ta phải thực phép kiểm tra (còn gọi "kiểm tra khói") Kiểm tra liên quan đến việc thay đổi giá trị điện áp từ mức khơng đến V DD quan sát dòng điện có với khơng có mặt tín hiệu đồng hồ Đối với mạch tĩnh hồn tồn, dòng điện ln trì mức khơng Các mạch điện tương tự tạo dòng ẩn (quiescent) Tiếp theo đó, cho phép tín hiệu đồng hồ, số dòng động phải quan sát Cần ý rằng, nhiều chíp CMOS dường hoạt động tín hiệu đồng hồ cung cấp nguồn cung cấp tắt tín hiệu đồng hồ cung cấp phần cơng suất cho chíp thơng qua đi-ốt bảo vệ đầu vào chân đế đầu vào Nếu có thể, phải chạy khởi động tín hiệu đồng hồ tốc độ thấp cho thất bại thiết lập thời gian thủ phạm hoạt động kiểm tra lỗi Trong trường hợp mạch số, phải xem xét ghi khác cho việc sử dụng phần mềm ghi đọc dựa PC Điều nghĩa kiểm tra tính tồn vẹn đường tín hiệu từ PC tời chíp Thường, nhà thiết kế đặt ID ghi địa không Việc đọc ghi chứng minh tính đắn đường đọc từ chíp Nếu ghi chíp khởi động lại với trạng thái biết trước, ghi đọc nối tiếp so sánh với giá trị định trước Trong trường hợp sử dụng 151 phân tích lơ-gic, tải mẫu kiểm tra tương tương vào chíp cần kiểm tra Thông thường, mẫu kiểm tra tạo cách tự động từ phiên kiểm tra chuẩn Cho đến thời điểm này, chưa có chức chíp kiểm tra ngoại trừ việc đọc ghi ghi Nếu phát hoạt động bất bình thường, phải thực việc kiểm tra lỗi (debug) Phương pháp đơn giản giả định phương pháp thất bại sau thực việc kiểm tra giả thiết Việc kiểm tra lỗi thân nghệ thuật, nhiên có số điểm cho phép việc kiểm tra lỗi hợp lý sau:  Lưu giữ nhật ký với ngày tháng thích cho tất kiểm tra thực  Khi giả thiết nguyên nhân cho lỗi phép kiểm tra, thực thay đổi lần quan sát kết Việc thay đổi nhiều yếu tố lúc sau quan sát xem chíp có làm việc hay khơng dẫn đến việc không phát lỗi cách thường gọi giải pháp tự sát  Thực việc kiểm tra thứ hai ba lần; không nên giả sử điều trừ đo lường ghi lại nhật trình  Kiểm tra tín hiệu điện áp cung cấp chân IC; thường bảng mạch kiểm tra hay có lỗi  Kiểm tra lặp I/O chíp xác định thực phép kiểm tra liên tiếp từ chân IC tới vị trí mong muốn (chẳng hạn, kiểm tra chân, nguồn cung cấp) bảng mạch  Không bỏ qua lý dẫn đến lỗi, ngoại trừ chứng minh khơng phải ngun nhân  Sử dụng phun lạnh súng nhiệt để làm lạnh làm nóng mạch để kiểm tra xem liệu có xảy vấn đề với nhiệt độ  Kiểm tra trạng thái ghi bên chíp ghi vào tài liệu  Đánh giá thời gian đầu vào đầu với ý đến tín hiệu đồng hồ; thường thiết lập thời gian giữ bị vi phạm thiết lập kiểm tra  Khi lỗi phát sửa, tìm kiếm phần khác thiết kế, phần mà có lỗi tương tự mà chưa phát  Không giả thiết thứ, phải đặt dấu hỏi với thứ Khi chíp kiểm tra hoạt động, thực việc đo lường nhiều khía cạnh chung thiết kế chẳng hạn chất lượng hoạt động chíp (cơng suất, tốc độ, đặc tính tương tự) Điều liên quan đến kỹ thuật phòng thí nghiệm thơng thường để cấu hình, đo lường ghi lại Bất có thể, lưu giữ tất kết dạng đọc máy tính (chẳng hạn hình ảnh lưu trữ từ ơ-xi-lơ số, chụp hình từ phân tích lơ-gic) để trao đổi với thành viên nhóm đồng nghiệp 152 Với hầu hết phần, chíp số mơ mức cổng lơ-gic thành cơng với kiểm tra phân tích thời gian q trình thiết kế, chúng hoạt động xác sản xuất thành chíp Một số biến đổi từ mạch mô xảy trường hợp sau:  Mạch hoạt động chậm dự đoán - chỉnh sửa - giảm nhịp đồng hồ tăng VDD  Mạch có tượng chạy đua - chỉnh sửa - làm nóng với súng nhiệt kiểm tra xem cổng lơ-gic có phải ngun nhân  Mạch có vấn đề lô-gic động - chỉnh sửa - không thực lại mạch  Mạch có vấn đề nghiêm trọng tượng nhiễu xuyên (crosstalk) - chỉnh sửa tìm kiếm cơng cụ tốt  Mạch hoạt động sai chức - chỉnh sửa - thực việc thử nghiệm kiểm tra tốt Với mạch tương tự, loạt vấn đề gây ảnh hưởng đến chất lượng hoạt động mạch ngồi yếu tố mơ Các vấn đề bao gồm nhiễu đất nguồn cung cấp, nhiễu đế, ảnh hưởng nhiệt ảnh hưởng trình sản xuất Mặc dù vậy, áp dụng phương pháp kiểm tra phát lỗi xem xét 3) Kiểm tra sản xuất Trong phép kiểm tra phép thử nghiệm kiểm tra chức thực việc tìm kiếm để khẳng định chức chíp, phép thử nghiệm kiểm tra sản xuất sử dụng để khẳng định hoạt động cổng lô-gic mong đợi Sự cần thiết thực xuất phát từ loạt lỗi sản xuất xảy q trình sản xuất chíp q trình kiểm tra tăng sức chịu đựng chíp (trong chíp thử (stress) hoạt động áp nhiệt) Các lỗi sản xuất bao gồm:  Các ngắn mạch lớp (chẳng hạn lớp kim loại)  Các dây dẫn bị đứt (chẳng hạn dây dẫn kim loại mỏng chạy qua topology thẳng đứng)  Thiếu nút nối thông (via), nút nối thông bị hỏng  Các ngắn mạch qua lớp ơ-xít cực cổng mỏng tới đế giếng Các lỗi dẫn đến lỗi mạch đặc biệt bao gồm:  Các nút bị ngắn mạch tới nguồn cung cấp đất  Các nút bị ngắn mạch với  Các đầu vào trôi nổi, đầu đứt mạch Các kiểm tra yêu cầu để khẳng định cổng ghi hoạt động không bị tổn hại lỗi sản xuất Các kiểm tra tiến hành mức wafer để loại bỏ die xấu, để đến tận phận đóng gói Việc định cho vấn đề thường định sản lượng giá thành đóng gói Nếu sản lượng cao giá thành đóng gói thấp (chẳng hạn sử dụng đóng gói plastic), phận kiểm tra sau đóng gói Tuy nhiên, sản lượng wafer thấp giá thành đóng gói cao (chẳng hạn đóng gói gốm), thường kinh tế thực việc 153 loại bỏ die xấu mức wafer Độ dài kiểm tra mức wafer làm ngắn lại để giảm thời gian kiểm tra dựa kinh nghiệm với dãy phép kiểm tra Ngoài việc kiểm tra cổng bên trong, tính liên tục I/O kiểm tra, với kiểm tra sau cần hoàn thành:  Các mức I/O (chẳng hạn, kiểm tra mức dự trữ chống nhiễu cho TTL, chân đế I/O CMOS)  Tốc độ hoạt động Với việc sử dụng cấu trúc kiểm tra chíp, việc kiểm tra wafer với tốc độ làm việc thực hồn thành với số tối thiểu chân nối Điều trở nên quan trọng việc giảm giá thành việc kiểm tra mức wafer Về mặt tổng quát, việc tạo kiểm tra sản xuất giả thiết chức mạch/chip Điều yêu cầu thực thử tất đầu vào cổng quan sát tất cổng đầu 5.3 Hệ thống layout Việc thực layout thông thường đầy đủ mức mặt nạ trình dễ mắc lỗi, tốn thời gian, công việc yêu cầu chuyên gia huấn luyện tốt Sự chấp nhận luật thiết kế hình học đơn giản luật thiết kế hệ thống toàn cục, chẳng hạn việc sử dụng nghiêm chiến lược đồng hồ 2-pha, dẫn đến phương pháp cho phép nhà thiết kế hệ thống thiết kế chíp mức mặt nạ Điều cho phép nhà thiết kế hệ thống sử dụng tiềm mạch đầy đủ mà cơng nghệ si-líc tạo Một phương pháp cải tiến nhận chấp nhận rộng rãi việc thiết kế mức thấp ô dạng ký hiệu mức mạch điện miêu tả trừu tượng, giảm gánh nặng nhà thiết kế khỏi nhiệm vụ nặng nề việc phải thực luật thiết kế hình học Các sau kết hợp cách sử dụng kỹ thuật kết hợp biết, kỹ thuật mở rộng khả hệ thống mức chíp Một phương pháp hỗn hợp tốt kết hợp khối ô tiêu chuẩn (được định nghĩa cách biểu trưng), ô mà thiết kế cách tự động, phương pháp xây dựng thông thường lặp lại với miền kí hiệu, cấu trúc điều khiển chẳng hạn mảng lơ-gic lập trình Vì cơng cụ cải thiện, mức ký hiệu mô tả tạo "hợp ngữ" tốt nhắm đến trình biên dịch silíc 5.3.1 Layout kí hiệu lưới thơ Ý tưởng đằng sau phương pháp việc chia bề mặt chíp thành lưới có khoảng cách theo hai chiều X Y Kích thước lưới biểu diễn đặc trưng tối thiểu dung sai vị trí mong muốn q trình sản xuất xác định thường lựa chọn tham khảo kín nhà phát triển cơng cụ thiết kế kỹ sư trình sản xuất bán dẫn Với kết hợp lớp mặt nạ tồn vị trí lưới, ký hiệu xác định Hình 5.3 minh họa tập ký hiệu điển hình layout Với hệ thống thiết kế cụ thể, ký hiệu đặt lưới để xây dựng mạch điện mong muốn, tương tự việc lát gạch Các tập ký hiệu định nghĩa chữ ký hiệu hình ảnh, biểu diễn hình ảnh sử dụng cho thiết kế 154 Hình Layout kí hiệu lưới cố định 155 Quá trình thiết kế bao gồm ký hiệu đặt lưới thô Việc sử dụng ký hiệu với kích thước cố định làm đơn giản hóa luật thiết kế hình học, khơng hồn tồn làm giảm chúng Ví dụ, hình 5.4 cho thấy vi phạm luật thiết kế theo đường chéo xảy hệ thống thiết kế Hình Sự vi phạm luật thiết kế layout lưới cố định 5.3.2 Layout ma trận cổng Một kiểu layout ký hiệu dựa ký tự phát triển phòng thí nghiệm Bell cụ thể hóa cho mạch CMOS Nó cải thiện layout ký hiệu lưới thô cách cung cấp kiểu layout quy luật ma trận giao hàng khuếch tán transistor cột si-líc đa tinh thể sử dụng Giao hàng cột vị trí transistor tiềm tàng (vùng si-líc đa tinh thể giao với vùng khuếch tán) Sự phát triển kỹ thuật từ quan điểm ô tiêu chuẩn minh họa hình 5.5, hình bên trái minh họa mạch thực thành phần ô (bốn mạch NAND 2-đầu vào đảo) Chú ý liên kết liên kết kim loại Thay thực liên kết kim loại, thực cột dải silíc đa tinh thể theo chiều dọc tương ứng với tín hiệu cực cửa Các transistor sau đặt dải dẫn tín hiệu si-líc đa tinh thể kết nối với minh họa hình bên phải Ở đây, cột dọc dải si-líc đa tinh thể (S) dải khuếch tán (D) (hình 5.6) Các hàng ngang transistor và/hoặc rãnh định đường kim loại Chú ý dây kim loại chạy dọc Một layout kí hiệu dạng ký tự tương ứng với layout hình 5.6 trình bày hình 5.7 sử dụng ký hiệu định nghĩa bảng 5.2 156 Hình Phát triển kiểu thiết kế ma trận cổng Hình Layout ma trận cổng điển hình với đường si-líc đa tinh thể đường khuếch tán Sơ đồ layout mặt nạ tương ứng hình 5.7 trình bày hình 5.8 Kỹ thuật ma trận cổng tổng kết luật sau:  Dải si-líc đa tinh thể chạy theo hướng chiều dài bề rộng số 157  Các dây dẫn loại khuếch tán (với bề rộng cố định) chạy dọc đường silíc đa tinh thể  Đường dẫn kim loại chạy theo chiều ngang chiều dọc Bất đường có khác biệt với kích thước tối thiểu (chẳng hạn ray cung cấp nguồn) phải cụ thể hóa thủ cơng  Các transistor tồn cột si-líc đa tinh thể Hình Layout ký hiệu tương ứng hình 5.6 Layout mặt nạ tương ứng hình 5.7 Ký hiệu Ý nghĩa N Transistor kênh n P Transistor kênh p + Điểm giao cắt kim loại – poly kim loại dây khuếch tán * Điểm tiếp xúc | Dây dẫn si-lic đa tinh thể khuếch tán loại n ! Dây dẫn khuếch tán loại p : Dây dẫn kim loại chạy dọc Dây dẫn kim loại chạy ngang Các transistor rộng xác định cách bắc cầu hai nhiêu hai ký hiệu N P Để chuyển từ ký hiệu chữ sang biểu diễn (artwork) mặt nạ, ma trận ký tự xem xét (examine) ký tự mở rộng thành phần tử mặt nạ tương đương Các thao tác chẳng hạn gộp đường đứt nét nằm ngang thành dây dẫn kim loại gộp thiết bị lân cận thực giai đoạn Hình 5.9 trình bày khoảng cách lưới điển hình, tn theo luật thiết kế trình bày phần trước Bước (pitch) hàng xác định khoảng cách phân tách tối thiểu cực máng/cực nguồn hai transistor không liên kết với tiếp điểm khuếch tán kim loại Bước cột 158 xác định khoảng cách hai đường si-líc đa tinh thể với tiếp điểm khuếch tán đường si-líc đa tinh thể Hình Các khoảng cách cột hàng ma trận cổng Chú ý kiểu thiết kế kiểu "công nghệ cập nhật được" mơ tả thiết kế lưu giữ dạng kí hiệu Điều có nghĩa thông tin mặt nạ mã hóa dạng thức ký tự Do vậy, việc trích mạch thực mức ký hiệu mức mặt nạ công cụ trích truyền thống Chú ý rằng, việc trích mạch thực mức ký hiệu tương đối nhanh 5.3.3 Layout hình que Thuật ngữ "hình que" (stick) thuật ngữ chung dùng hệ thống thiết kế ký hiệu mà không thiết hạn chế nhà thiết kế phải dùng lưới trình thiết kế Thay vào đó, mơ tả topology dạng tự layout nhập thông qua hệ thống đồ họa tương tác Các ký hiệu đồ họa định vị tương thay định vị cố định liên kết với que màu biểu diễn lớp liên kết mức mặt nạ Kỹ thuật dựa biểu diễn trừu tượng mà nhà thiết kế IC sử dụng nhiều năm để đơn giản hóa layout giấy bút chì trước thực việc chuyển số hóa layout Với hệ thống thực dựa máy tính nay, khoảng cách mặt nạ đắn đạt cách sử dụng trình "thu gọn" (compaction) Tuy nhiên từ năm 1978, có hệ thống được đề cập, mà chủ yếu nhấn mạnh đến thuật toán thu gọn (compaction) Điều quan trọng cần ý hầu hết hệ thống loại sử dụng, 159 sở cho việc thao tác layout, mô tả mức mặt nạ (chẳng hạn hộp, đường) 5.3.4 Layout kí hiệu lưới ảo Layout kí hiệu lưới ảo phương pháp layout kí hiệu mà vẽ dựa kinh nghiệm đạt hệ thống ký hiệu lưới thô, ma trận cổng, hệ thống layout hình que, hệ thống khác Về bản, hệ thống tiếp cận thiết kế mức layout cách thao tác (manipulate) phần tử mạch điện transistor dây dẫn ngược lại với dạng thức mô tả mặt nạ hình học Các phần tử mạch điện vừa kể đặt lưới để tạo thuận lợi cho việc nắm bắt thiết kế dễ dàng công cụ đơn giản hóa, với khoảng cách hình học cuối đường lưới xác định mật độ can nhiễu thành phần mạch điện vị trí lưới lân cận Điều dẫn đến khái niệm lưới "ảo" Khái niệm minh họa với ví dụ đơn giản hình 5.10 (hình a) Trong minh họa, thấy có ba đường dẫn chạy dọc hình lưới ảo Nếu sử dụng lưới cố định kích thước 10 đơn vị, bề rộng đường dây dẫn khoảng cách phân cách 10 đơn vị cho mơ tả mặt nạ hình b Nếu sử dụng lưới với khoảng cách thay đổi theo topology, thu mơ tả mặt nạ hình c Trong hình c, khối đường đứt nét số nén lưới ảo định Kết cuối cho nhà thiết kế định vị lưới thực mà không cần phải quan tâm đến luật thiết kế Ngoài việc loại bỏ luật thiết kế, lưới sử dụng để xác định tính kết nối mạch theo cách tương tự hệ thống thiết kế mạch Ở đây, khái niệm "coordinode" (nút tọa độ), đề Buchanan, sử dụng để nắm bắt vị trí vật lý, tính kết nối cấu trúc, trạng thái hoạt động Như tên nó, coordinode có tính chất hệ tọa độ (coordinate), tức số vị trí xy mà cuối ánh xạ (map) với bề mặt si-líc Ngồi ra, có số tính chất nút mạch điện, chẳng hạn điệp áp, trạng thái mô Về mặt cấu trúc, coordinode xác định nút mạng thiết kế Trong trường hợp (ngữ cảnh) lưới ảo, coordinode ánh xạ tới tập rời rạc điểm lưới thay tập bán liên tục hệ tọa độ X-Y Các tọa độ lưới tạo thành đường hoạt động mạch điện, định đường thông tin qua mạch điện Các hốn đổi hình học cục thực (handle) phần mềm mạnh việc thực tao tác hình học Hình Layout lưới ảo 160 Một hệ thống vẽ mạch lưới ảo (a virtual grid circuit capture system) có điểm lợi sau:  Thiết kế topology không bị ràng buộc luật thiết kế  Thiết kế nhanh thông qua việc sử dụng liên kết điểm  Các thuật toán dựa lưới nhanh cho việc kiểm định (audit) tính kết nối, việc nén, trình khác  Khả cho phép tham số hóa với việc tạo khối hình học tự động  Lắp ghép mơ-đun phân cấp  Mục tiêu tự nhiên cho trình biên dịch si-líc mức cao (tự với cấu trúc hình học) Câu hỏi tập ơn tập chương: Trình bày chiến lược phân cấp thiết kế hệ thống VLSI Trình bày chiến lược phân chia đặn thiết kế hệ thống VLSI Trình bày chiến lược mơ-đun hóa thiết kế hệ thống VLSI Trình bày chiến lược cục hóa thiết kế hệ thống VLSI Có mức kiểm thử phổ biến nào? Vai trò chúng trình thiết kế sản xuất hệ thống VLSI? So sánh ưu nhược điển kiểu thiết kế điển hình học Có loại hệ thống layout phổ biến nào? Tại cần sử dụng hệ thống layout trình thiết kế? Xét layout đơn giản mạch lô-gic CMOS tổ hợp cho hình vẽ, A-E đầu vào, Z đầu a) Khôi phục lại sơ đồ mạch MOSFET thực mạch b) Khôi phục lại hàm lô-gic tổ hợp thực 161 c) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hàm tìm câu b) 162 Tài liệu tham khảo [1] Wayne Wolf, Modern VLSI Design: System-on-Chip Design, 3rd edition, Prentice-Hall, 2002 [2] N Weste and K Eshraghian, Principles of CMOS VLSI Design, 2nd edition, Addison Wesley, 1993 [3] Ed Wai-Kai Chen, The VLSI Handbook, Boca Raton: CRC Press LLC, 2000 [4] Randall L Geiger, Phillip E Allen, VLSI design techniques for analog and digital circuits, McGraw-Hill, 1990 [5] Steven M Rubin, Computer Aids for VLSI Design, 2nd Edition, Addison-Wesley, 1997 [6] Stanley L Hurst, VLSI custom microelectronics digital, analog, and mixed-signal, Marcel Dekker, Inc., 1998 [7] http://sharif.edu/~hessabi/VLSI/index.html [ 8] http://lsiwww.epfl.ch/LSI2001/teaching/webcourse/toc.html [9] Naveed Sherwani, Algorithms for VLSI Physical Design Automation, 3rd edition, Kluwer Academic Publishers, 1999 [10] Francois Anceau et Yvan Bonnassieux, Conception des Circuits VLSI du composant au systeme, Dunod, 2007 [11] Dr S Ramachandran, Digital VLSI System Design, Springer, 2007 [12] Neil H E Weste and David Harris, CMOS VLSI Design: A Circuits and Systems Perspective, third edition, Pearson Education, Inc., 2005 [13] Wayne Wolf, Modern VLSI Design: IP-based Design, fourth edition, Prentice Hall, 2009 163 ... hệ thống trình thiết kế hệ thống VLSI Nêu nguyên tắc, ý nghĩa bước thiết kế lơ-gic hệ thống q trình thiết kế hệ thống VLSI Nêu nguyên tắc, ý nghĩa bước thiết kế mạch trình thiết kế hệ thống VLSI. .. kỹ thuật hệ thống trình thiết kế hệ thống VLSI Nêu nguyên tắc, ý nghĩa bước lựa chọn thiết kế kiến trúc cho hệ thống trình thiết kế hệ thống VLSI Nêu nguyên tắc, ý nghĩa bước thiết kế khối chức... thiết kế VLSI 1) Xác định tiêu kỹ thuật hệ thống - System Specification Cũng giống trình thiết kế khác, bước chu trình thiết kế hệ thống VLSI đưa tiêu kỹ thuật hệ thống Các tiêu kỹ thuật hệ thống