bài giảng thiết kế hệ thống vlsi

TẬP ĐOÀN BƯU CHÍNH VIỄN THÔNG VIỆT NAM HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG BÀI GIẢNG THIẾT KẾ HỆ THỐNG VLSI Nhóm biên soạn: Phạm Văn Sự Mai Linh HÀ NỘI - 2010 51 89/176-05 PTIT-05 Mã số: 8I092M5 Lời nói đầu Ngày nay, lĩnh vực thiết kế điện tử có bước tiến vượt bậc nhờ phát triển công nghệ nguồn Tuy vậy, Việt Nam, việc trang bị kiến thức kỹ lĩnh vực chương trình đạo tạo cử nhân kỹ sư chưa quan tâm mức Nhằm tạo điều kiện thuận lợi cho việc học tập nghiên cứu sinh viên chuyên ngành Điện-Điện tử Học viện Công nghệ Bưu Viễn thông, mạo muội biên dịch Bài giảng Thiết kế hệ thống VLSI Mục đích tập giảng giới thiệu với sinh viên chuyên ngành Điện - Điện tử cách chung kỹ thuật, phương pháp tiếp cận tiên tiến thiết kế, sản xuất chíp điện tử có mật độ tích hợp cao cao Từ đó, sinh viên có hội làm quen hiểu biết kiến thức, kỹ lĩnh vực thiết kế điện tử Nội dung giảng chia làm chương: Chương 1: Giới thiệu Hệ thống VLSI Chương 2: Các kỹ thuật thực cài đặt ràng buộc layout mạch CMOS Chương 3: Thiết kế lô-gíc mạch CMOS Chương 4: Thiết kế hệ thống CMOS Chương 5: Các phương pháp thiết kế hệ thống VLSI Các chương 1,2 giảng viên Phạm Văn Sự biên dịch Các chương lại giảng viên Mai Linh biên dịch Nội dung giảng chủ yếu biên dịch từ tài liệu Modern VLSI Design: System-on-Chip Design tác giả Wayne Wolf nhà xuất Prentice-Hall ấn hành năm 2002, Principles of CMOS VLSI Design tác giả N Weste cộng nhà xuất Addison Wesley ấn hành năm 1993, Algorithms for VLSI Physical Design Automation tác giả Naveed Sherwani nhà xuất Kluwer Academic Publishers ấn hành năm 1999 Mặc dù với nỗ lực cố gắng nhóm tác giả với hỗ trợ từ ban lãnh đạo Khoa Kỹ thuật Điện tử Học viện, giảng đời thời gian gấp rút chắn không tránh khỏi nhầm lẫn sai sót Nhóm tác giả mong muốn đóng góp ý kiến từ sinh viên, nhà khoa học để ngày hoàn thiện iv Lời nói đầu Mọi góp ý gửi địa chỉ: Khoa Kỹ thuật Điện tử 1, Phòng 216 nhà A1, Học viện Công nghệ Bưu Viễn thông, Km10 Đường Nguyễn Trãi Nhóm tác giả cảm ơn ban biên tập Nhà xuất Bưu điện giúp đỡ để sách in Hà Nội, ngày tháng năm 2010 Nhóm biên soạn Những kí hiệu Trong sách ta dùng kí hiệu với ý nghĩa xác định bảng đây: TTL FET IC SSI MSI LSI VLSI ULSI SLI SoC PLD RISC CISC ALU MAS RTL HDL PCB MCM CAD ASIC RAM ROM PLA DSP MOS CMOS PR UV EBL SOI MTF Transistor lưỡng cực Transistor trường Mạch tích hợp Mạch tích hợp mật độ thấp Mạch tích hợp mật độ trung bình Mạch tích hợp mật độ lớn Mạch tích hợp mật độ lớn Mạch tích hợp mật độ cực lớn Mạch tích hợp mức hệ thống Hệ thống chíp đơn Thiết bị lô-gic khả trình Kiến trúc tập lệnh thu gọn Kiến trúc tập lệnh phức tạp Đơn vị lô-gic số học Tiêu chí vi kiến trúc Mức truyền đạt ghi Ngôn ngữ mô tả phần cứng Bảng mạch in Khối đa chíp Công cụ máy tính hỗ trợ thiết kế Mạch điện tử tích hợp với mục đích cụ thể Bộ nhớ truy cập ngẫu nhiên Bộ nhớ đọc Dãy lô-gic khả trình Xử lý tín hiệu số Công nghệ bán dẫn - ô-xit - kim loại Công nghệ bán dẫn-ô-xit-kim loại bù Chất cản quang Tia cực tím Công nghệ khắc dòng tia điện tử Công nghệ si-líc cách điện Trung bình số lần thất bại Mục lục Lời nói đầu iii Những kí hiệu v Mục lục vi Chương Giới thiệu Hệ thống VLSI 1.1 Lịch sử chung 1.2 Chu trình thiết kế VLSI 1.2.1 Chu trình thiết kế VLSI 1.2.2 Các xu Chu trình thiết kế VLSI Chương Các kỹ thuật thực cài đặt ràng buộc layout mạch CMOS 14 2.1 Giới thiệu công nghệ bán dẫn si-líc 14 2.1.1 Quá trình tạo Wafer - Wafer processing 15 2.1.2 Ô-xi hóa - Oxidation 16 2.1.3 Khuếch tán lựa chọn - Selective diffusion 17 2.1.4 Quá trình tạo cổng si-líc - The silicon gate process 18 2.2 Công nghệ CMOS 20 2.2.1 Quá trình tạo p-well 20 2.2.2 Quá trình tạo n-well 26 2.2.3 Quá trình tạo ống đôi 28 2.2.4 Si-líc cách điện 28 2.3 Các tính chất transitor 34 2.3.1 Cấu trúc transistor 34 2.3.2 Mô hình transistor đơn giản 36 2.3.3 Các tham số ký sinh transistor 37 vii Mục lục 2.4 Dây kết nói, via, ký sinh 39 2.4.1 Các tham số ký sinh dây dẫn 40 2.4.2 Hiệu ứng bề mặt kết nối đồng 43 2.5 Các ràng buộc thiết kế layout 45 2.5.1 Các biểu diễn lớp 47 2.5.2 Các ràng buộc dựa lambda cho trình p-well 48 2.5.3 Các luật dựa λ cho trình Si-líc cách ly 52 2.5.4 Các luật thiết kế lớp kim loại đôi 54 2.5.5 Tổng kết ràng buộc thiết kế 55 2.6 Thông số hóa quy trình 55 2.6.1 Các lớp trừu tượng 57 2.6.2 Các luật khoảng cách 57 2.6.3 Các luật xây dựng 60 Chương Thiết kế lô-gíc mạch CMOS 63 3.1 Giới thiệu chung 63 3.2 Cấu trúc lô-gíc CMOS 64 3.2.1 Lô-gic bù CMOS 64 3.2.2 Lô-gic giả nMOS 65 3.2.3 Lô-gics CMOS động 67 3.2.4 Lô-gic CMOS định thời 69 3.2.5 Lô-gic đô-mi-nô CMOS 72 3.2.6 Lô-gic chuyển mạch điện áp cascade 73 3.2.7 Lô-gic đô-mi-nô cải tiến 75 3.2.8 Lô-gic transistor thông qua - Pass transistor logic 77 3.3 Thiết kế điện vật lý cổng lô-gíc 82 3.3.1 Cổng đảo - Inverter 82 3.3.2 Thiết kế cổng NAND 86 3.3.3 Thiết kế cổng NOR 90 3.4 Các chiến lược clock thiết kế 92 3.4.1 Chiến lược đồng hồ 2-pha giả - Pseudo 2-phase clocking 92 3.4.2 Chiến lược đồng hồ 2-pha - 2-phase clocking 94 viii Mục lục 3.4.3 Chiến lược đồng hồ 4-pha 94 3.4.4 Chiến lược đồng hồ giả 4-pha 94 3.5 Cấu trúc vào (I/O) 95 3.5.1 Tổ chức chung 96 3.5.2 Các chân đế VDD VSS 97 3.5.3 Các chân đế đầu 98 3.5.4 Các chân đế đầu vào 99 3.5.5 Các chân đế trạng thái 100 3.5.6 Các chân đế hai trạng thái 100 Chương Thiết kế hệ thống CMOS 103 4.1 Giới thiệu 103 4.2 Bộ cộng hàm liên quan 103 4.2.1 Bộ cộng tổ hợp - Combinational Adder 104 4.2.2 Bộ cộng tổ hợp động 108 4.2.3 Sự truyền cộng cực cửa 109 4.2.4 Bộ cộng mang khóa đầu 111 4.2.5 Bộ cộng mang Manchester 114 4.2.6 Bộ cộng khóa đầu mang nhị phân 117 4.2.7 Bộ cộng lựa chọn mang 123 4.2.8 Bộ khởi tạo kiểm tra ngang bậc (parity) 123 4.2.9 Bộ so sánh 125 4.3 Bộ đếm nhị phân 125 4.3.1 Bộ cộng không đồng 125 4.3.2 Bộ cộng đồng 125 4.4 Bộ nhân 128 4.4.1 Phép nhân Wallace 139 4.4.2 Mạch nhân lai ghép - Hybrid multiplication 141 4.4.3 Mạch cộng-nhân cầu nối 142 4.4.4 Bộ nhân nối tiếp 142 4.5 Bộ ghi dịch 143 4.6 Bộ nhớ 147 ix Mục lục 4.6.1 Giới thiệu 147 4.6.2 SRAM 150 4.6.3 DRAM 154 4.6.4 ROM 156 4.6.5 Bộ nhớ Flash 157 4.6.6 PLA 159 4.7 Đường liệu - Data paths 160 Chương Các phương pháp Thiết kế hệ thống VLSI 162 5.1 Giới thiệu 162 5.2 Thiết kế cấu trúc Testing 163 5.2.1 Các chiến lược thiết kế cấu trúc 163 5.2.2 Testing 167 5.3 Hệ thống layout 175 5.3.1 Layout kí hiệu lưới thô 176 5.3.2 Layout ma trận cổng 176 5.3.3 Layout hình que 178 5.3.4 Layout kí hiệu lưới ảo 178 Tài liệu tham khảo 184 Chương Giới thiệu Hệ thống VLSI 1.1 Lịch sử chung 1.2 Chu trình thiết kế VLSI 1.1 Lịch sử chung Trong suốt nửa đầu kỷ 20, mạch điện tử thường sử dụng bóng điện tử dạng ống chân không (vacuum tubes) có kích thước lớn, đắt đỏ tiêu tốn nhiều lượng Tuy nhiên, ngày với phát triển khoa học kỹ thuật xuất thiết bị điện tử bán dẫn rời rạc chẳng hạn transistor lưỡng cực (TTL), transistor trường (FET) cho phép việc tích hợp số, chí nhiều mạch điện tử chíp tạo thành mạch điện tử tổ hợp (IC - Integrated Circuit) Năm 1965, Gordon Moore số lượng transistor chế tạo cách kinh tế chíp đơn thông qua luật Moore Theo luật này, số lượng transistor chíp đơn nhân đôi sau 18 tháng Hình 1.1 (1.1, [10]) tăng mạnh số lượng transistor chíp vi xử lý hãng Intel, IBM, Hình 1.1 Sự tăng nhanh số lượng transistor chíp vi xử lý Về bản, IC số phân chia theo độ phức tạp chúng đo lường số cổng lô-gíc số transistor chíp đơn Với chíp có số cổng 170 Các phương pháp Thiết kế hệ thống VLSI kế tạo ta "mô hình vàng" trong dạng thức vừa đề cập trở thành mô hình tham chiếu tất phép kiểm tra biểu diễn khác Tương đương chức liên quan đến việc thực mô mức độ hai mô tả chíp (chẳng hạn mức cổng mức chức năng) việc đảm bảo đầu tương đương số điểm kiểm tra thuật tiện theo thời gian với đầu vào cung cấp Điều thực cách thuận tiện mô tả HDL việc sử dụng chuẩn kiểm tra (test bench), tức đóng gói xung quanh mô-đun cung cấp kích thích kiểm tra tự động Phép kiểm tra chi tiết có lẽ phép kiểm tra thực sở chu kỳ tiếp chu kỳ Ngày càng, việc kiểm tra thử liên quan đến thời gian thực hoạt động gần với thời gian thực hệ thống dựa FPGA để khẳng định chất lượng hoạt động mức hệ thống hệ thống cuối mong muốn, tức hệ thống thực tế sử dụng chíp sau chíp hoàn thành Điều khuyến cáo có tăng mức độ phức tạp chíp hệ thống mà chúng thực Ví dụ, vùng diện tích chíp cho mạng cục vô tuyến không dây (WLAN), hệ thống mô thời gian thực, mô ảnh hưởng ẩn kênh thông tin tưởng với can nhiễu băng Hình 5.2 Sự tương đương chức mức độ trừu tượng khác Chúng ta kiểm tra tương đương chức thông qua việc mô mức độ khác phân cấp thiết kế Nếu mô tả mức RTL, hoạt động mức hệ thống kiểm tra cách đầy đủ Ví dụ, trường 5.2 Thiết kế cấu trúc Testing 171 hợp vi xử lý, nạp hệ điều hành chạy chương trình yếu mô tả chức Tuy nhiên, điều không thực tế (do thời gian chạy mô dài) mô hình mức cổng lô-gic chí khó khăn cho mô hình mức transistor Một cách để giải vấn đề sử dụng kế thừa phân cấp bên hệ thống để kiểm tra chíp mô-đun bên chíp Nghĩa là, kết hợp với giao tiếp mô-đun xác định rõ, theo nhánh dài với tăng tính tương đồng mà hệ thống bao gồm nhiều chíp VLSI thực trước tiên Trong hầu hết dự án, khối lượng cố gằng kiểm tra thường vượt nhiều cố gắng thiết kế Các gợi ý kiểm tra lỗi số Rất nhiều lần, chíp sản xuất, tập thử nghiệm kiểm tra thực môi trường phòng thí nghiệm, tần chuẩn bị cho việc Chúng ta bắt đầu việc xây dựng bảng mạch có đặc tính sau: • Nguồn công suất cung cấp cho IC có khả thay đổi VDD khả đo lường công suất tiêu tán • Có liên kết với tín hiệu thực • Có đầu vào tín hiệu đông hồ • Có giao tiếp số với máy tính cá nhân (PC) Chúng ta viết chương trình phần mềm để giao tiếp với chíp thông qua cổng nối tiếp song song giao tiếp bus Chíp phải có cổng UART nối tiếp số giao tiếp khác mà sử dụng cách độc lập với hoạt động bình thường chíp Mức thấp phần mềm phải tạo lệnh đọc ghi ghi chíp Một cách khác phương pháp trái ngược tạo giao tiếp cho phân tích lô-gic Các giao tiếp dễ dàng thêm vào thiết kế mạch in dạng đầu nhiều chân (socket) Chúng ta phải thực phép kiểm tra (còn gọi "kiểm tra khói") Kiểm tra liên quan đến việc thay đổi giá trị điện áp từ mức không đến VDD quan sát dòng điện có với mặt tín hiệu đồng hồ Đối với mạch tĩnh hoàn toàn, dòng điện trì mức không Các mạch điện tương tự tạo dòng ẩn (quiescent) 172 Các phương pháp Thiết kế hệ thống VLSI Tiếp theo đó, cho phép tín hiệu đồng hồ, số dòng động phải quan sát Cần ý rằng, nhiều chíp CMOS dường hoạt động tín hiệu đồng hồ cung cấp nguồn cung cấp tắt tín hiệu đồng hồ cung cấp phần công suất cho chíp thông qua đi-ốt bảo vệ đầu vào chân đế đầu vào Nếu có thể, phải chạy khởi động tín hiệu đồng hồ tốc độ thấp cho thất bại thiết lập thời gian thủ phạm hoạt động kiểm tra lỗi Trong trường hợp mạch số, phải xem xét ghi khác cho việc sử dụng phần mềm ghi đọc dựa PC Điều nghĩa kiểm tra tính toàn vẹn đường tín hiệu từ PC tời chíp Thường, nhà thiết kế đặt ID ghi địa không Việc đọc ghi chứng minh tính đắn đường đọc từ chíp Nếu ghi chíp khởi động lại với trạng thái biết trước, ghi đọc nối tiếp so sánh với giá trị định trước Trong trường hợp phân tích lô-gic, tải mẫu kiểm tra tương tương vào chíp cần kiểm tra Thông thường, mẫu kiểm tra tạo cách tự động từ phiên kiểm tra chuẩn Cho đến thời điểm này, chưa có chức chíp kiểm tra ngoại trừ việc đọc ghi ghi Nếu phát hoạt động bất bình thường, phải thực việc kiểm tra lỗi (debug) Phương pháp đơn giản giả định phương pháp thất bại sau thực việc kiểm tra giải thiết Việc kiểm tra lỗi thân nghệ thuật, nhiên có số điểm cho việc kiểm tra lỗi hợp lý sau: • Lưu giữ nhật ký với ngày tháng thích cho tất kiểm tra thực • Khi giả thiết nguyên nhân cho lỗi phép kiểm tra, thực thay đổi lần quan sát kết Việc thay đổi nhiều yếu tố lúc sau quan sát xem chíp có làm việc hay không dẫn đến việc không phát lỗi cách thường gọi giải pháp tự sát • Thực việc kiểm tra thứ hai ba lần; không nên giả sử điều trừ đo lường ghi lại nhật trình • Kiểm tra tín hiệu điện áp cung cấp chân IC; thường bảng mạch kiểm tra hay có lỗi • Kiểm tra lặp I/O chíp xác định thực phép kiểm tra liên 5.2 Thiết kế cấu trúc Testing 173 tiếp từ chân IC tới vị trí mong muốn (chẳng hạn, kiểm tra chân, nguồn cung cấp) bảng mạch • Không bỏ qua lý dẫn đến lỗi, ngoại trừ chứng minh nguyên nhân • Sử dụng phun lạnh súng nhiệt để làm lạnh làm nóng mạch để kiểm tra xem liệu có xảy vấn đề với nhiệt độ • Kiểm tra trạng thái ghi bên chíp ghi vào tài liệu • Đánh giá thời gian đầu vào đầu với ý đến tín hiệu đồng hồ; thường thiết lập thời gian giữ bị vi phạm thiết lập kiểm tra • Khi lỗi phát sửa, tìm kiếm phần khác thiết kế, phần mà có lỗi tương tự mà chưa phát • Không giả thiết thứ, phải đặt dấu hỏi với thứ Khi chíp kiểm tra hoạt động, thực việc đo lường nhiều khía cạnh chung thiết kế chẳng hạn chất lượng hoạt động chíp (công suất, tốc độ, đặc tính tương tự) Điều liên quan đến kỹ thuật phòng thí nghiệm thông thường để cấu hình, đo lường ghi lại Bất có thể, lưu giữ tất cất dạng đọc máy tính (chẳng hạn hình ảnh lưu trữ từ ô-xi-lô số, chụp hình từ phân tích lô-gic) để trao đổi với thành viên nhóm đồng nghiệp Với hầu hết phần, chíp số mô mức cổng lô-gic thành công với kiểm tra phân tích thời gian trình thiết kế, chúng hoạt động xác sản xuất thành chíp Một số biến đổi từ mạch mô xảy trường hợp sau: • Mạch hoạt động chậm dự đoán - chỉnh sửa - giảm nhịp đồng hồ tăng VDD • Mạch có tượng chạy đua - chỉnh sửa - làm nóng với súng nhiệt kiểm tra xem cổng lô-gic có phải nguyên nhân • Mạch có vấn đề lô-gic động - chỉnh sửa - không thực lại mạch • Mạch có vấn đề nghiêm trọng tượng nhiễu xuyên (crosstalk) - chỉnh sửa - tìm kiếm công cụ tốt 174 Các phương pháp Thiết kế hệ thống VLSI • Mạch hoạt động sai chức - chỉnh sửa - thực việc thử nghiệm kiểm tra tốt Với mạch tương tự, loạt vấn đề gây ảnh hưởng đến chất lượng hoạt động mạch yếu tố mô Các vấn đề bao gồm nhiễu đất nguồn cung cấp, nhiễu đế, ảnh hưởng nhiệt ảnh hưởng trình sản xuất Mặc dù vậy, áp dụng phương pháp kiểm tra phát lỗi xem xét Kiểm tra sản xuất Trong phép kiểm tra phép thử nghiệm kiểm tra chức thực việc tìm kiếm để khẳng định chức chíp, phép thử nghiệm kiểm tra sản xuất sử dụng để khẳng định hoạt động cổng lô-gic mong đợi Sự cần thiết thực xuất phát từ loạt lỗi sản xuất xảy trình sản xuất chíp trình kiểm tra tăng sức chịu đựng chíp (trong chíp nhấn mạnh (stress) hoạt động áp nhiệt) Các lỗi sản xuất bao gồm: • Các ngắn mạch lớp (chẳng hạn lớp kim loại) • Các dây dẫn bị đứt (chẳng hạn dây dẫn kim loại mỏng chạy qua topology thẳng đứng) • Thiếu nút nối thông (via), nút nối thông bị hỏng • Các ngắn mạch qua lớp ô-xít cực cổng mỏng tới đế giếng Các lỗi dẫn đến lỗi mạch đặc biệt bao gồm: • Các nút bị ngắn mạch tới nguồn cung cấp đất • Các nút bị ngắn mạch với • Các đầu vào trôi nổi, đầu đứt mạch Các kiểm tra yêu cầu để khẳng định cổng ghi hoạt động không bị tổn hại lỗi sản xuất Các kiểm tra tiến hành mức wafer để loại bỏ die xấu, để đến tận phận đóng gói Việc định cho vấn đề thường định sản lượng giá thành đóng gói Nếu sản lượng cao giá thành đóng gói thấp (chẳng hạn sử dụng đóng gói plastic), phận kiểm tra sau 5.3 Hệ thống layout 175 đóng gói Tuy nhiên, sản lượng wafer thấp giá thành đóng gói cao (chẳng hạn đóng gói gốm), thường kinh tế thực việc loại bỏ die xấu mức wafer Độ dài kiểm tra mức wafer làm ngắn lại để giảm thời gian kiểm tra dựa kinh nghiệm với dãy phép kiểm tra Ngoài việc kiểm tra cổng bên trong, tính liên tục I/O kiểm tra, với kiểm tra sau cần hoàn thành: • Các mức I/O (chẳng hạn, kiểm tra mức dự trữ chống nhiễu cho TTL, chân đế I/O CMOS) • Tốc độ hoạt động Với việc sử dụng cấu trúc kiểm tra chíp, việc kiểm tra wafer với tốc độ làm việc thực hoàn thành với số tối thiểu chân nối Điều trở nên quan trọng việc giảm giá thành việc kiểm tra mức wafer Về mặt tổng quát, việc tạo kiểm tra sản xuất giả thiết chức mạch/chip Điều yêu cầu các thử tất đầu vào cổng quan sát tất cổng đầu 5.3 Hệ thống layout Việc thực layout thông thường đầy đủ mức mặt nạ trình dễ mắc lỗi, tốn thời gian, công việc yêu cầu chuyên gia huấn luyện tốt Sự chấp nhận luật thiết kế hình học đơn giản luật thiết kế hệ thống toàn cục, chẳng hạn việc sử dụng nghiêm chiến lược đồng hồ 2-pha, dẫn đến phương pháp cho phép nhà thiết kế hệ thống thiết kế chíp mức mặt nạ Điều cho phép nhà thiết kế hệ thống sử dụng tiềm mạch đầy đủ mà công nghệ si-líc tạo Một phương pháp cải tiến nhận chấp nhận rộng rãi việc thiết kế mức thấp ô dạng ký hiệu mức mạch điện miêu tả trừu tượng, làm dịu nhà thiết kế khỏi nhiệm vụ nặng nề việc phải thực luật thiết kế hình học Các ô sau kết hợp cách sử dụng kỹ thuật kết hợp biết, kỹ thuật mở rộng khả hệ thống mức chíp Một phương pháp hỗn hợp tốt kết hợp khối ô tiêu chuẩn (được định nghĩa cách biểu trưng) ô mà thiết kế cách tự động, phương pháp xây dựng thông thường lặp lại với ô miền kí hiệu, cấu trúc điều khiển chẳng hạn mảng lô-gic lập trình Vì công cụ cải thiện, mức ký hiệu mô tả tạo "hợp ngữ" tốt nhắm đến trình biên dịch si-líc 176 Các phương pháp Thiết kế hệ thống VLSI 5.3.1 Layout kí hiệu lưới thô Ý tưởng đằng sau phương pháp việc chia bề mặt chíp thành lưới có khoảng cách theo hai chiều X Y Kích thước lưới biểu diễn đặc trưng tối thiểu dung sai vị trí mong muốn trình sản xuất xác định thường lựa chọn tham khảo kín nhà phát triển công cụ thiết kế kỹ sư trình sản xuất bán dẫn Với kết hợp lớp mặt nạ tồn vị trí lưới, ký hiệu xác định Hình 5.3 minh họa tập ký hiệu điển hình layout Với hệ thống thiết kế cụ thể, ký hiệu đặt lưới để xây dựng mạch điện mong muốn, tương tự việc lát gạch Các tập ký hiệu định nghĩa chữ ký hiệu hình ảnh, biểu diễn hình ảnh sử dụng cho thiết kế Quá trình thiết kế bao gồm ký hiệu đặt lưới thô Việc sử dụng ký hiệu với kích thước cố định làm đơn giản hóa luật thiết kế hình học, không hoàn toàn làm giảm chúng Ví dụ, hình 5.4 cho thấy vi phạm luật thiết kế đường chéo xảy hệ thống thiết kế 5.3.2 Layout ma trận cổng Một kiểu layout ký hiệu dựa ký tự phát triển phòng thí nghiệm Bell cụ thể hóa cho mạch CMOS Nó cải thiện layout ký hiệu lưới thô cách cung cấp kiểu layout quy luật ma trận giao hàng khuếch tán transistor cột si-líc đa tinh thể sử dụng Giao hàng cột vị trí transistor tiềm tàng (vùng si-líc đa tinh thể giao với vùng khuếch tán) Sự phát triển kỹ thuật từ quan điểm ô tiêu chuẩn minh họa hình 5.5, hình bên trái minh họa mạch thực thành phần ô (bốn mạch NAND 2-đầu vào đảo) Chú ý liên kết ô liên kết kim loại Thay thực liên kết kim loại, thực cột dải si-líc đa tinh thể theo chiều dọc tương ứng với tín hiệu cực cửa Các transistor sau đặt dải dẫn tín hiệu si-líc đa tinh thể kết nối với minh họa hình bên phải Ở đây, cột dọc dải si-líc đa tinh thể (S) dải khuếch tán (D) (hình 5.6) Các hàng ngang transistor và/hoặc rãnh định đường kim loại Chú ý dây kim loại chạy dọc Một layout kí hiệu dạng ký tự tương ứng với layout hình 5.6 trình 5.3 Hệ thống layout 177 bày hình 5.7 sử dụng ký hiệu định nghĩa bảng 5.2 Ký hiệu Ý nghĩa N Transistor kênh n P Transistor kênh p + Giao cắt kim loại-poly kim loại - dây khuếch tán ∗ Điểm tiếp xúc | Dây dẫn si-líc đa tinh thể khuếch tán loại n ! Dây dẫn khuếch tán loại p : Dây dẫn kim loại chạy dọc − Dây dẫn kim loại chạy ngang Bảng 5.2 Các ký hiệu sử dụng hình 5.7 Sơ đồ layout mặt nạ tương ứng hình 5.7 trình bày hình 5.8 Kỹ thuật ma trận cổng tổng kết luật sau: • Dải si-líc đa tinh thể chạy theo hướng chiều dài bề rộng số • Các dây dẫn loại khuếch tán (với bề rộng cố định) chạy dọc đường si-líc đa tinh thể • Đường dẫn kim loại chạy theo chiều ngang chiều dọc Bất đường có khác biệt với kích thước tối thiểu (chẳng hạn ray cung cấp nguồn) phải cụ thể hóa thủ công • Các transistor tồn cột si-líc đa tinh thể Các transistor rộng xác định cách bắc cầu (abut: to touch along a border or with a projecting part ; to terminate at a point of contact; : to lean for support; to border on ; to cause to abut) hai nhiều hai ký hiệu N P Để chuyển từ ký hiệu chữ sang biểu diễn (artwork) mặt nạ, ma trận ký tự xem xét (examine) ký tự mở rộng thành phần tử mặt nạ tương đương Các thao tác chẳng hạn gộp đường đứt nét nằm ngang thành dây dẫn kim loại gộp thiết bị lân cận thực giai đoạn Hình 5.9 trình bày khoảng cách lưới điển hình, tuân theo luật thiết kế trình bày phần trước Bước (pitch) hàng xác định 178 Các phương pháp Thiết kế hệ thống VLSI khoảng cách phân tách tối thiểu cực máng/cực nguồn hai transistor không liên kết với tiếp điểm khuếch tán kim loại Bước cột xác định khoảng cách hai đường si-líc đa tinh thể với tiếp điểm khuếch tán đường si-líc đa tinh thể Chú ý kiểu thiết kế kiểu "công nghệ cập nhật được" mô tả thiết kế lưu giữ dạng kí hiệu Điều có nghĩa thông tin mặt nạ mã hóa dạng thức ký tự Do vậy, việc trích mạch thực mức ký hiệu mức mặt nạ công cụ trích truyền thống Chú ý rằng, việc trích mạch thực mức ký hiệu tương đối nhanh 5.3.3 Layout hình que Thuật ngữ "hình que" (stick) thuật ngữ chung dùng hệ thống thiết kế ký hiệu mà không thiết hạn chế nhà thiết kế phải dùng lưới trình thiết kế Thay vào đó, mô tả topology dạng tự layout nhập thông qua hệ thống đồ họa tương tác Các ký hiệu đồ họa định vị tương thay định vị cố định liên kết với que màu biểu diễn lớp liên kết mức mặt nạ Kỹ thuật dựa biểu diễn trừu tượng mà nhà thiết kế IC sử dụng nhiều năm để đơn giản hóa layout giấy bút chì trước thực việc chuyển số hóa layout Với hệ thống thực dựa máy tính nay, khoảng cách mặt nạ đắn đạt cách sử dụng trình "compaction" (nén) Tuy nhiên từ năm 1978, có hệ thống được đề cập, mà chủ yếu nhấn mạnh đến thuật toán nén (compaction) Điều quan trọng cần ý hầu hết hệ thống loại sử dụng, sở cho việc thao tác layout, mô tả mức mặt nạ (chẳng hạn hộp, đường) 5.3.4 Layout kí hiệu lưới ảo Layout kí hiệu lưới ảo phương pháp layout kí hiệu mà vẽ dựa kinh nghiệm đạt hệ thống ký hiệu lưới thô, ma trận cổng, hệ thống layout hình que, hệ thống khác Về bản, hệ thống tiếp cận thiết kế mức layout cách thao tác (manipulate) phần tử mạch điện transistor dây dẫn ngược lại với dạng thức mô tả mặt nạ hình học Các phần tử mạch điện vừa kể đặt lưới để tạo thuận lợi cho việc nắm bắt thiết kế dễ dàng công cụ đơn giản hóa, với khoảng cách hình học cuối đường lưới xác định mật độ can nhiễu thành phần mạch điện vị trí lưới lân cận Điều dẫn đến khái niệm lưới "ảo" Khái niệm minh họa với ví dụ đơn giản hình ?? (hình 5.3 Hệ thống layout 179 a) Trong minh họa, thấy có ba đường dẫn chạy dọc hình lưới ảo Nếu sử dụng lưới cố định kích thước 10 đơn vị, bề rộng đường dây dẫn khoảng cách phân cách 10 đơn vị cho mô tả mặt nạ hình b Nếu sử dụng lưới với khoảng cách thay đổi theo topology, thu mô tả mặt nạ hình c Trong hình c, khối đường đứt nét số nén lưới ảo định Kết cuối cho nhà thiết kế định vị lưới thực mà không cần phải quan tâm đến luật thiết kế Ngoài việc loại bỏ luật thiết kế, lưới sử dụng để xác định tính kết nối mạch theo cách tương tự hệ thống thiết kế mạch Ở đây, khái niệm "coordinode" (nút tọa độ), đề Buchanan, sử dụng để nắm bắt vị trí vật lý, tính kết nối cấu trúc, trạng thái hoạt động Như tên nó, coordinode có tính chất hệ tọa độ (coordinate), tức số vị trí xy mà cuối ánh xạ (map) với bề mặt si-líc Ngoài ra, có số tính chất nút mạch điện, chẳng hạn điệp áp, trạng thái mô Về mặt cấu trúc, coordinode xác định nút mạng thiết kế Trong trường hợp (ngữ cảnh) lưới ảo, coordinode ánh xạ tới tập rời rạc điểm lưới thay tập bán liên tục hệ tọa độ X − Y Các tọa độ lưới tạo thành đường hoạt động mạch điện, định đường thông tin qua mạch điện Các hoán đổi hình học cục thực (handle) phần mềm mạnh việc thực tao tác hình học Một hệ thống nắm bắt mạch lưới ảo (a virtual grid circuit capture system) có điểm lợi sau: • Thiết kế topology không bị ràng buộc luật thiết kế • Thiết kế nhanh thông qua việc sử dụng liên kết điểm • Các thuật toán dựa lưới nhanh cho việc kiểm định (audit) tính kết nối, việc nén, trình khác • Khả cho phép ô tham số hóa với việc tạo khối hình học tự động • Lắp ghép mô-đun phân cấp • Mục tiêu tự nhiên cho trình biên dịch si-líc mức cao (tự với cấu trúc hình học) 180 Các phương pháp Thiết kế hệ thống VLSI Hình 5.3 Layout kí hiệu lưới cố định 5.3 Hệ thống layout Hình 5.4 Sự vi phạm luật thiết kế layout lưới cố định Hình 5.5 Phát triển kiểu thiết kế ma trận cổng 181 182 Các phương pháp Thiết kế hệ thống VLSI Hình 5.6 Layout ma trận cổng điển hình với đường si-líc đa tinh thể đường khuếch tán Hình 5.7 Layout ký hiệu tương ứng hình 5.6 5.3 Hệ thống layout Hình 5.8 Layout mặt nạ tương ứng hình 5.7 Hình 5.9 Các khoảng cách cột hàng ma trận cổng 183 Tài liệu tham khảo [1] Wayne Wolf, Modern VLSI Design: System-on-Chip Design, 3rd edition, Prentice-Hall, 2002 [2] N Weste and K Eshraghian, Principles of CMOS VLSI Design, 2nd edition, Addison Wesley, 1993 [3] Ed Wai-Kai Chen, The VLSI Handbook, Boca Raton: CRC Press LLC, 2000 [4] Randall L Geiger, Phillip E Allen, VLSI design techniques for analog and digital circuits, McGraw-Hill, 1990 [5] Steven M Rubin, Computer Aids for VLSI Design, 2nd Edition, AddisonWesley, 1997 [6] Stanley L Hurst, VLSI custom microelectronics digital, analog, and mixedsignal, Marcel Dekker, Inc., 1998 [7] http://sharif.edu/ hessabi/VLSI/index.html [8] http://lsiwww.epfl.ch/LSI2001/teaching/webcourse/toc.html [9] Naveed Sherwani, Algorithms for VLSI Physical Design Automation, 3rd edition, Kluwer Academic Publishers, 1999 [10] Francois Anceau et Yvan Bonnassieux, Conception des Circuits VLSI du composant au systeme, Dunod, 2007 [11] Dr S Ramachandran, Digital VLSI System Design, Springer, 2007 [12] Neil H E Weste and David Harris, CMOS VLSI Design: A Circuits and Systems Perspective, third edition, Pearson Education, Inc., 2005 [13] Wayne Wolf, Modern VLSI Design: IP-based Design, fourth edition, Prentice Hall, 2009