Bài giảng Thiết kế hệ thống VLSI: Phần 1

Bài giảng Thiết kế hệ thống VLSI: Phần 1 có nội dung trình bày giới thiệu về hệ thống VLSI; các kỹ thuật thực hiện và cài đặt ràng buộc trong layout mạch CMOS; các ràng buộc trong thiết kế layout; thiết kế lo-gic và mạch CMOS; cấu trúc lo-gic CMOS; thiết kế điện và vật lý các cổng lo-gic;... Mời các bạn cùng tham khảo!

BỘ THÔNG TIN VÀ TRUYỀN THÔNG HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THƠNG BÀI GIẢNG THIẾT KẾ HỆ THỐNG VLSI Nhóm biên soạn: Phạm Văn Sự Đặng Hồi Bắc Mai Linh HÀ NỘI – 2014 Lời nói đầu Ngày nay, lĩnh vực thiết kế điện tử có bước tiến vượt bậc nhờ phát triển công nghệ nguồn Tuy vậy, Việt Nam, việc trang bị kiến thức kỹ lĩnh vực chương trình đạo tạo cử nhân kỹ sư chưa quan tâm mức Nhằm tạo điều kiện thuận lợi cho việc học tập nghiên cứu sinh viên chuyên ngành Điện-Điện tử Học viện Cơng nghệ Bưu Viễn thơng, mạo muội biên soạn Bài giảng Thiết kế hệ thống VLSI Mục đích tập giảng giới thiệu với sinh viên chuyên ngành Điện - Điện tử cách chung kỹ thuật, phương pháp tiếp cận tiên tiến thiết kế, sản xuất chíp điện tử có mật độ tích hợp cao cao Từ đó, sinh viên có hội làm quen hiểu biết kiến thức, kỹ lĩnh vực thiết kế điện tử Nội dung giảng chia làm chương: Chương 1: Giới thiệu hệ thống VLSI Chương 2: Các kỹ thuật thực cài đặt ràng buộc layout mạch CMOS Chương 3: Thiết kế lơ-gíc mạch CMOS Chương 4: Thiết kế hệ thống CMOS Chương 5: Các phương pháp thiết kế hệ thống VLSI Các chương 1, giảng viên Phạm Văn Sự biên soạn Các chương lại giảng viên Mai Linh giảng viên Đặng Hoài Bắc biên soạn Nội dung giảng chủ yếu biên soạn từ tài liệu uy tín lĩnh vực thiết kế điện tử công nghệ điện tử Trong lần biên soạn thứ hai này, giảng hoàn thiện với đúc rút kinh nghiệm giảng dạy qua số học kỳ Học viện, với góp ý xây dựng đồng nghiệp với chia sẻ từ chuyên gia lĩnh vực thiết kế mạch tích hợp Mặc dù với nỗ lực cố gắng nhóm tác giả với hỗ trợ từ đạo từ lãnh đạo Khoa Kỹ thuật Điện tử Học viện, giảng chắn điểm cần chỉnh sửa Nhóm tác giả ln mong muốn đóng góp ý kiến từ sinh viên, nhà khoa học chuyên gia lĩnh vực để giảng ngày hoàn thiện Mọi góp ý gửi địa chỉ: Khoa Kỹ thuật Điện tử 1, tầng nhà A2, Học viện Công nghệ Bưu Viễn thơng, Km10 Đường Nguyễn Trãi Hà Nội, ngày tháng năm 2014 Nhóm biên soạn ii Danh mục từ viết tắt ALU Arithmetic Logic Unit Bộ lô-gic số học ASIC Application-Specific Integrated Circuit Mạch điện tử tích hợp với mục đích cụ thể CAD Computer-Aided Design Cơng cụ máy tính hỗ trợ thiết kế CISC Complex Instruction Set Computer Kiến trúc tập lệnh phức tạp CMOS Complementary Metal-Oxide Semiconductor Công nghệ bán dẫn-ô-xit-kim loại bù DSP Digital Signal Processing Xử lý tín hiệu số EBL Electron Beam Lithography Cơng nghệ khắc dịng tia điện tử FET Field-effect Transistor Transistor trường HDL Hardware Description Language Ngôn ngữ mơ tả phần cứng IC Integrated Circuit Mạch tích hợp LSI Large Scale Integration Mạch tích hợp mật độ lớn MAS Micro-Architectural Specification Tiêu chí vi kiến trúc MCM Multi-Chip Module Khối đa chíp MOS Metal-Oxide-Semiconductor Cơng nghệ bán dẫn - ô-xit - kim loại MSI Medium Scale Integration Mạch tích hợp mật độ trung bình MTF Mean of Time Failure Trung bình số lần thất bại PCB Printed Circuit Board Bảng mạch in PLA Programmable Logic Array Dãy lơ-gic khả trình PLD Programmable Logic Device Thiết bị lơ-gic khả trình PR Photoresist Chất cản quang RAM Random Access Memory Bộ nhớ truy cập ngẫu nhiên RISC Reduced Instruction Set Computer Kiến trúc tập lệnh thu gọn ROM Read Only Memory Bộ nhớ đọc RTL Register Transfer Level Mức truyền đạt ghi SLI System level Integration Mạch tích hợp mức hệ thống SoC System on Chip Hệ thống chíp đơn SOI Silicon on Insulator Cơng nghệ si-líc cách điện SSI Small Scale Integration Mạch tích hợp mật độ thấp TTL Transistor-Transistor Logic Transistor lưỡng cực ULSI Ultra l arge Scale Integration Mạch tích hợp mật độ cực lớn UV Ultraviolet Tia cực tím VLSI Very Large Scale Integration Mạch tích hợp mật độ lớn iii Mục lục Lời nói đầu ii Danh mục từ viết tắt iii Mục lục iv Chương Giới thiệu Hệ thống VLSI 1.1 Lịch sử chung 1.2 Chu trình thiết kế VLSI 1.2.1 Chu trình thiết kế VLSI 1.2.2 Các xu Chu trình thiết kế VLSI Chương Các kỹ thuật thực cài đặt ràng buộc layout mạch CMOS 12 2.1 Giới thiệu cơng nghệ bán dẫn si-líc 12 2.1.1 Quá trình tạo Wafer - Wafer processing 12 2.1.2 Ơ-xi hóa – Oxidation 13 2.1.3 Khuếch tán lựa chọn - Selective diffusion 14 2.1.4 Q trình tạo cổng si-líc - The silicon gate process 15 2.2 Công nghệ CMOS 17 2.2.2 Quá trình tạo p-well 17 2.2.3 Quá trình tạo n-well 22 2.2.4 Quá trình tạo ống đôi 23 2.2.5 Si-líc cách điện 25 2.3 Các tính chất transitor 30 2.3.1 Cấu trúc transistor 30 2.3.2 Mơ hình transistor đơn giản 31 2.3.3 Các tham số ký sinh transistor 32 2.4 Dây kết nói, via, ký sinh 33 2.4.1 Giới thiệu chung 33 2.4.2 Các tham số ký sinh dây dẫn 35 2.4.3 Hiệu ứng bề mặt kết nối đồng 37 2.5 Các ràng buộc thiết kế layout 39 2.5.1 Các biểu diễn lớp 40 2.5.2 Các ràng buộc dựa lambda cho trình p-well 42 2.5.3 Các luật dựa  cho q trình Si-líc cách ly 49 2.5.4 Các luật thiết kế lớp kim loại đôi 51 2.5.5 Tổng kết ràng buộc thiết kế 51 2.6 Thông số hóa quy trình 52 2.6.1 Các lớp trừu tượng 52 2.6.2 Các luật khoảng cách 52 2.6.3 Các luật xây dựng 52 Chương : Thiết kế lơ-gíc mạch CMOS 57 3.1 Giới thiệu chung 57 3.2 Cấu trúc lơ-gíc CMOS 58 3.2.1 Lô-gic bù CMOS 58 iv 3.2.2 Lô-gic giả nMOS 59 3.2.3 Lô-gics CMOS động 60 3.2.4 Lô-gic CMOS định thời 64 3.2.5 Lô-gic đô-mi-nô CMOS 65 3.2.6 Lô-gic chuyển mạch điện áp cascade 67 3.2.7 Lô-gic đô-mi-nô cải tiến 69 3.2.8 Lô-gic transistor thông qua - Pass transistor logic 70 3.3 Thiết kế điện vật lý cổng lơ-gíc 73 3.3.1 Cổng đảo – Inverter 73 3.3.2 Thiết kế cổng NAND 78 3.3.3 Thiết kế cổng NOR 80 3.4 Các chiến lược clock thiết kế 82 3.4.1 Chiến lược đồng hồ 2-pha giả - Pseudo 2-phase clocking 82 3.4.2 Chiến lược đồng hồ 2-pha - 2-phase clocking 84 3.4.3 Chiến lược đồng hồ 4-pha 84 3.4.4 Chiến lược đồng hồ giả 4-pha 84 3.5 Cấu trúc vào (I/O) 85 3.5.1 Tổ chức chung 85 3.5.2 Các chân đế VDD VSS 87 3.5.3 Các chân đế đầu 87 3.5.4 Các chân đế đầu vào 88 3.5.5 Các chân đế trạng thái 90 3.5.6 Các chân đế hai trạng thái 91 Chương Thiết kế hệ thống CMOS 93 4.1 Giới thiệu 93 4.2 Bộ cộng hàm liên quan 93 4.2.1 Bộ cộng tổ hợp - Combinational Adder 93 4.2.2 Bộ cộng tổ hợp động 97 4.2.3 Sự truyền cộng cực cửa 99 4.2.4 Bộ cộng mang khóa đầu 101 4.2.5 Bộ cộng mang Manchester 104 4.2.6 Bộ cộng khóa đầu mang nhị phân 106 4.2.7 Bộ cộng lựa chọn mang 111 4.2.8 Bộ khởi tạo kiểm tra ngang bậc (parity) 111 4.2.9 Bộ so sánh 112 4.3 Bộ đếm nhị phân 114 4.3.1 Bộ đếm không đồng 114 4.3.2 Bộ đếm đồng 114 4.4 Bộ nhân 116 4.5 Bộ ghi dịch 129 4.6 Bộ nhớ 132 4.6.1 Giới thiệu 132 v 4.6.2 SRAM 135 4.6.3 DRAM 138 4.6.4 ROM 139 4.6.5 Bộ nhớ Flash 140 4.6.6 PLA 142 4.7 Đường liệu - Data paths 143 Chương Các phương pháp Thiết kế hệ thống VLSI 145 5.1 Giới thiệu 145 5.2 Thiết kế cấu trúc Testing 146 5.2.1 Các chiến lược thiết kế cấu trúc 146 5.2.2 Testing 149 5.3 Hệ thống layout 155 5.3.1 Layout kí hiệu lưới thơ 155 5.3.2 Layout ma trận cổng 157 5.3.3 Layout hình que 160 5.3.4 Layout kí hiệu lưới ảo 161 Tài liệu tham khảo 164 vi Chương Giới thiệu Hệ thống VLSI 1.1 Lịch sử chung Trong suốt nửa đầu kỷ 20, mạch điện tử thường sử dụng bóng điện tử dạng ống chân khơng (vacuum tubes) có kích thước lớn, đắt đỏ tiêu tốn nhiều lượng Tuy nhiên, ngày với phát triển khoa học kỹ thuật xuất thiết bị điện tử bán dẫn rời rạc chẳng hạn transistor lưỡng cực (TTL), transistor trường (FET) cho phép việc tích hợp số, chí nhiều mạch điện tử chíp gọi mạch điện tử tích hợp (IC - Integrated Circuit) Số lượng transistor tích hợp cách kinh tế chíp đơn khơng ngừng tăng lên Gordon Moore dự đốn thơng qua luật Moore Theo đó, số lượng transistor chíp đơn nhân đơi sau 18 tháng Hình 1.1 [10] tăng mạnh số lượng transistor chíp vi xử lý hãng Intel, IBM, Hình 1.1 Sự tăng nhanh số lượng transistor chíp vi xử lý Về bản, mạch điện tử tích hợp phân chia theo độ phức tạp chúng đo lường số cổng lơ-gíc số transistor chíp đơn Các chíp có số cổng lơ-gíc độc lập nhỏ 10 gọi mạch tích hợp tỷ lệ thấp (SSI - Small Scale Integration) Nếu số cổng chíp đơn từ 10-100 mạch tích hợp gọi mạch có tỷ lệ tích hợp trung bình (MSI - Medium Scale Integration) Các giải mã, cộng, so sánh ví dụ điển hình loại mạch MSI Với mạch tích hợp tỷ lệ lớn (LSI - Large Scale Integration), số lượng cổng chíp đơn thường từ 100-1000 Các hệ thống điện tử số chẳng hạn vi xử lý cổ điển, chíp nhớ, thiết bị lơgíc khả trình (PLD) ví dụ điển hình LSI Đến cuối năm 70, hãng sản xuất chế tạo thành cơng chíp tích hợp tỷ lệ lớn (VLSI - Very Large Scale Integration) có hàng ngàn cổng lơ-gíc chẳng hạn chíp xử lý máy tính cá nhân 80186, 80286 Từ nay, số lượng cổng tích hợp thành cơng chíp tăng nhanh vượt ngưỡng 10 triệu cổng Và chứng kiến xuất mạch tích hợp tỷ lệ cực lớn (ULSI - Ultra Large Scale Integration), mạch tích hợp mức hệ thống (SLI System Level Integration), hệ thống chíp (SoC - System-on-Chip) Sự phân loại sơ lược tóm tắt bảng 1.1 [11] Bảng 1.1 Phân loại hệ thống mạch tích hợp Thời gian Mật độ (cổng lô-gic) Transistor đơn 1959 Cổng lô-gic 1960 SSI 1964 10 MSI 1967 10-100 LSI 1972 100-1000 VLSI 1978 1000-10000 ULSI 1980 10000 SLI/SoC 1990- >10 triệu Phân loại Hình 1.2 Sự phát triển công nghệ Cùng với tăng nhanh số lượng cổng lơ-gíc tích hợp chíp đơn, tốc độ làm việc mạch tổ hợp tăng nhanh Điều đạt thành tựu vượt bậc công nghệ bán dẫn Từ năm 60 chíp điện tử sản xuất công nghệ đế cỡ chục mi-cron (), đến năm 2006 công nghệ đế 60nm Sự phát triển công nghệ minh họa hình 1.2 [10] Các hệ thống VLSI đại không thiết kế với quy mô kích cỡ lớn, tốc độ làm việc nhanh mà thiết kế với yêu cầu tiêu hao lượng thấp Với thiết bị hoạt động dựa nguồn cung cấp pin hay ắc qui việc thiết kế hệ thống tiêu hao lượng thấp vấn đề sống thiết bị Đối với hệ thống VLSI kích thước nhỏ việc tiêu hao lượng mức dẫn đến vấn đề nghiêm trọng việc tỏa nhiệt cho hệ thống Hình 1.3 [10] minh họa cơng suất tỏa nhiệt dịng chíp vi xử lý Intel Hình 1.3 Cơng suất tỏa nhiệt chíp vi xử lý Intel 1.2 Chu trình thiết kế VLSI Chu trình thiết kế hệ thống VLSI bắt đầu việc định tiêu kỹ thuật chíp VLSI, sau trải qua loạt bước để đến cuối sản xuất đóng gói chíp Chu trình thiết kế hệ thống VLSI thơng thường mơ tả hình 1.4 [9] Trong phần này, xem xét cách tóm tắt yêu cầu mục đích bước sơ đồ 1.2.1 Chu trình thiết kế VLSI 1) Xác định tiêu kỹ thuật hệ thống - System Specification Cũng giống trình thiết kế khác, bước chu trình thiết kế hệ thống VLSI đưa tiêu kỹ thuật hệ thống Các tiêu kỹ thuật hệ thống biểu diễn mức cao hệ thống Trong trình này, yếu tố thường quan tâm bao gồm: chất lượng hoạt động hệ thống, tính năng, kích thước vật lý (kích thước die (nhân chip)) hệ thống Ngoài ra, cần quan tâm đến kỹ thuật thiết kế, công nghệ sử dụng để sản xuất chip Xác định tiêu kỹ thuật hệ thống bước đầu thỏa hiệp (compromise) yêu cầu thị trường, cơng nghệ tính khả thi mặt thương mại (economical viability) Kết giai đoạn thơng số cần thiết kích cỡ, tốc độ, cơng suất tính hệ thống Hình 1.4 Lược đồ đơn giản chu trình thiết kế hệ thống VLSI máng khơng tăng kích thước nhiều hệ số khuếch đại transistor () nhân đôi Dung kháng cực máng giảm cách sử dụng liên kết hình hình 3.27 [2] Hình 3.27 trình bày cấu hình mang tính chất biểu trưng Trong mặt nạ cực nguồn cực máng vùng diện tích liên tục khơng có khe góc nhằm tăng hệ số khuếch đại giảm dung kháng ngoại vi Ở đây, hệ số khuếch đại  transistor gấp bốn lần, diện tích vùng cực máng không thay đổi so với cổng đảo đơn lẻ Hình 3.27 Một layout đảo với liên kết hình 3.3.2 Thiết kế cổng NAND Các cổng lơ-gic NAND xây dựng hệ thống MOS mở rộng đơn giản mạch đảo Layout mạch nMOS, với bảng chân lý ký hiệu lô-gic mạch NAND hai đầu vào minh họa hình 3.28 [1] 78 Hình 3.28 Một layout cổng NAND với cấu trúc nMOS Trong mạch NAND, đầu mức lô-gic thấp hai đầu vào A B mức lô-gic cao Cổng NAND đơn giản gồm mạch đảo với transistor chế độ nâng cao (enhancement) thêm vào mắc nối tiếp với transistor kéo-xuống Các cổng NAND với nhiều đầu vào xây dựng cách thêm transistor nối tiếp với đường (path) kéo-xuống Hình 3.29 Layout cổng NAND chuyển đổi trực tiếp Một cách khác, áp dụng cách tiếp cận mạch đảo phần trước, thực việc chuyển trực tiếp sơ đồ mạch sang layout cổng lôgic NAND minh họa hình 3.29 [2] Nếu thực việc định hướng transistor theo chiều ngang, thu layout hình 3.29 (hình b) Việc định hướng transistor theo chiều ngang hinh 3.29 (hình b) cho kết mạch rõ ràng hơn, nhỏ gọn Điều này, mặt tổng quát cho cổng tĩnh nhiều đầu vào Do đó, chấp nhận kiểu thiết kế transistor định hướng theo chiều ngang đường tín hiệu cực cổng si-líc đa tinh thể chạy theo chiểu dọc Trong trường hợp không tuân theo phong cách này, giải thích rõ lý Tất nhiên cần ý rằng, cổng 79 quay 90o để thu liên kết kim loại theo chiều dọc liên kết si-líc đa tinh thể theo chiều ngang Layout cổng NAND với cấu trúc CMOS minh họa hình 3.30 [2] Hình 3.30 Layout cổng NAND với cấu trúc CMOS 3.3.3 Thiết kế cổng NOR Tương tự với cổng NAND, xây dựng cổng NOR mở rộng đơn giản đảo Hình 3.31 [2] minh họa layout cổng NOR hai đầu vào Hình 3.31 Layout cổng NOR với cấu trúc nMOS Dễ dàng thấy rằng, mạch NOR, đầu mức lô-gic thấp hai đầu vào A, B hai đầu vào mức lô-gic cao Layout mạch NOR trình bày hình 3.31 cho thấy đảo với transistor chế độ mở rộng thêm vào mắc song song với transistor kéo-xuống Để xây dựng mạch NOR với nhiều đầu vào hơn, thực việc đặt thêm transistor song song đường kéo-xuống Cần ý mức điện áp ngưỡng lô-gic mạch NOR n đầu vào giảm theo hàm số 80 đầu vào hoạt động (số đầu vào chuyển trạng thái từ lô-gic "0" sang lô-gic "1") Thời gian trễ cổng NOR với đầu vào hoạt động với độ trễ đảo với transistor kích thước hình học, ngoại trừ có gia tăng dung kháng tản mạn (stray) Trong thiết kế mạch tổ hợp đơn giảm vậy, điện trở kéo-lên phải cố định điểm phía đầu Hình 3.32 Layout cổng NOR Một layout khác cổng NOR hai đầu vào minh họa hình 3.32 [2] Trong layout có thay đổi liên kết tới hai transistor song song Một phương án khác minh họa layout 3.32 (hình b) Với phương án này, tương tự với đảo mắc song song, mạch có diện tích cực máng nhỏ kết nối với đầu Điều làm cho mạch hoạt động với tốc độ cao Một layout cổng NOR với cấu trúc CMOS minh họa hình 3.33 [2] Cần ý rằng, cổng phức tạp xây dựng từ việc mở rộng cổng xây dựng Tuy nhiên có bốn yếu tố ảnh hưởng đến thiết kế điện ảnh hưởng đến thiết kế vật lý cổng cần xem xét cách cẩn thận Một cách cụ thể, yếu tố là: liên kết transistor dãy, hiệu ứng thân, dung kháng cực nguồn-cực máng, tái phân bố nạp 81 Hình 3.33 Layout cổng NOR với cấu trúc CMOS 3.4 Các chiến lược clock thiết kế Trong phần trước, khảo sát dạng mạch lô-gic CMOS khác thiết kế điện vật lý mạch Mặc dù khảo sát cổng lô-gic riêng lẻ, bỏ qua chiến lược đồng hồ toàn cục cho cổng Cần nhớ rằng, định quan trọng cần thực bắt tay vào thiết kế việc lựa chọn chiến lược đồng hồ thích hợp Trong phần này, xem xét số chiến lược đồng hồ 3.4.1 Chiến lược đồng hồ 2-pha giả - Pseudo 2-phase clocking Chiến lược đồng hồ 2-pha giả sử dụng sơ đồ đồng hồ nMOS không chồng lấn 2pha (được sử dụng trình Mead Conway) thêm đồng hồ bù (complementary) Do đó, có 1, 2, 1  hay lên đến bốn pha đồng hồ để chạy vòng quanh chíp Thơng thường, hai đồng hồ chủ (master) phân bố với đệm cục để tạo đồng hồ cục Một tập điển hình dạng sóng tín hiệu đồng hồ mạch chốt (DFF1) đơn giản minh họa hình 3.34 [2] Chú ý rằng, 1(t).2(t)=0 với t Hoạt động mạch chốt minh họa hình 3.34 (hình a) Trong suốt pha 1, tầng cổng phát đóng, lưu mức lơ-gic đầu vào tụ cực cổng đảo tụ đầu cổng phát (transmission gate) (C1) Trạng thái tầng lưu tụ C2 Trong suốt pha 2, tầng cổng phát mở giá trị đảo giá trị lưu giữ C1 đặt vào C2 82 Hình 3.34 Dạng sóng chốt đơn giản đồng hồ giả 2-pha Sự lựa chọn quan hệ đồng hồ thực tế phụ thuộc vào mạch Tuy nhiên có số điểm dẫn dựa vào để định sau Nếu 1 sử dụng đồng hồ cho trình tiền nạp, phải có độ dài đủ để hồn thành trình tiền nạp cho nút trường hợp xấu mạch Thơng thường, điều xảy đường dẫn bít nhớ truy cập ngẫu nhiên (RAM) Sự trễ đồng hồ phải lựa chọn để đảm bảo với trường hợp lệch (skew) tồi tệ đồng hồ khơng chồng lấn Sự lệch xung đồng hồ xảy hai dạng Dạng thứ minh họa hình 3.35 [2] Ở dạng này, đồng hồ sử dụng cho chốt (latch) chạy qua đường có độ trễ khác trước đến chốt Hiện tượng lệch xảy hai đồng hồ đồng thời mức lô-gic cao làm cho hai cổng phát mạch chốt trở thành suốt Hình 3.35 Sự lệch đồng hồ chậm cạnh 83 Một kiểu lệch khác xảy chí đồng hồ bao trùm cách hồn chỉnh minh họa hình 3.35 (hình dưới) Ở đây, thời gian nâng hạ chậm đến mức chu kỳ vùng chuyển đổi khiến cho cổng phát chốt kết hợp (couple) với Cả hai dạng dẫn đến việc giá trị sai lưu trữ tụ C1 tụ C2 Do đó, chu kỳ đồng hồ phải cho phép thời gian lan truyền lô-gic trường hợp tồi tệ khối tổ hợp chốt lại 3.4.2 Chiến lược đồng hồ 2-pha - 2-phase clocking Trong số trường hợp, mong muốn giảm số lượng đường dẫn nhịp đồng hồ cần định tuyến xung quanh chíp Một phương pháp giải vấn đề sử dụng đồng hồ 2-pha sử dụng ,  kiểu xếp 3.4.3 Chiến lược đồng hồ 4-pha Trong phần trước, xem xét mạch lơ-gic động mà có giai đoạn tiền nạp giai đoạn đánh giá Như đề cập, việc bổ sung pha "giữ" (hold) làm đơn giản hóa việc thiết kế lơ-gic mạch động Điều kết việc loại bỏ chia sẻ nạp chu kỳ đánh giá Tuy nhiên, mạch lô-gic 4-pha có nhược điểm số lượng đồng hồ mà phải tạo lớn 3.4.4 Chiến lược đồng hồ giả 4-pha Chúng ta sử dụng đồng hồ 4-pha phương án tổng quát cho mạch lô-gic đô-mi-nô Tuy nhiên cách sử dụng cổng lơ-gic thích hợp, tổ hợp pha tạo cách cục cho mạch có yêu cầu chiến lược đồng hồ khác Chẳng hạn, 1 sử dụng đồng hồ chốt tớ (slave) 2 sử dụng cho q trình đánh giá lơ-gic mức thứ 3 sử dụng đồng hồ chốt chủ (master) Và 4 sử dụng cho trình đánh giá lơ-gic mức thứ hai Sơ đồ khối chiến lược đồng hồ minh họa hình 3.36 [2] Hình 3.36 Chiến lược đồng hồ 4-pha giả Với thiết kế lần đầu, thiết kế mà thường sử dụng cổng lơ-gic tĩnh, chiến lược đồng hồ 2-pha giả thường lựa chọn Đây thường lựa chọn phổ biến trình bày tài liệu Mead Conway Bởi vấn đề định tuyến tín hiệu đồng hồ giảm thiểu, đặc biệt thiết kế đường liệu (data path) Một phương pháp khác, đồng hồ pha với chốt minh họa hình 3.37 [2] sử dụng thiết kế mà mật độ vấn đề Các cổng động sử dụng cách áp dụng mạch lô-gic 2-pha 84 Với mạch bít nối tiếp, mạch mà việc định tuyến tín hiệu đồng hồ độ phức tạp mạch flip-flop quan trọng sơ đồ đồng hồ 4-pha thích hợp Chiến lược đồng hồ 4-pha giả nói chiến lược phổ thơng cho phép xây dựng dạng thức lô-gic việc tạo đồng hồ on-chip thích hợp Hình 3.37 Chiến lược đồng hồ pha 3.5 Cấu trúc vào (I/O) Trong cấu trúc mạch CMOS, cấu trúc vào (I/O) yêu cầu phần lớn kỹ thiết kế mạch kèm theo với hiểu biết trình sản xuất cách chi tiết 3.5.1 Tổ chức chung Thông thường chân đế I/O thường sản xuất với độ cao bề rộng không đổi với điểm liên kết vị trí xác định cụ thể Kích thước chân đế xác định thơng thường kích thức tối thiểu mà dây hàn (a bond wire) đính vào Giá trị thường vào khoảng 150m150m Ngoài ra, thuận lợi vị trí 85 cố định cho VDD, VSS dây dẫn điều khiển toàn cục khác Hình 3.38 [2] minh họa số khái niệm Hình 3.38 Các layout chân đế phổ biến Trong minh họa có trình bày cách đặt thành phần khác Bề rộng bus nguồn đất tính tốn từ ước lượng ứng với trường hợp xấu công suất tiêu tán die từ việc cân nhắc để cung cấp điện áp tốt Nhiều chân đế nguồn đất sử dụng để nhằm giảm nhiễu Một số nhà thiết kế ủng hộ việc đặt hiệu điện mạch thấp (VSS) rãnh Với tâm niệm này, chương trình tạo khung dễ dàng xây dựng Chương trình sử dụng mơ tả đơn giản thứ tự chân đế tạo khung chân đế hồn chỉnh Một mơ tả điển sau: LEFT; INPUT A INPUT B TOP; VDD VDD INPUT C RIGHT; OUTPUT Z 86 OUTPUT Y BOTTOM; OUTPUT W VSS VSS Khi đó, khung I/O thu được minh họa hình 3.39 [1] Hình 3.39 Việc tạo khung I/O 3.5.2 Các chân đế VDD VSS Các chân đế VDD VSS dễ dàng thiết kế bao gồm chân đế kim loại nối với bus thích hợp Vấn đề khơng đồng phẳng nảy sinh với chân đế Các đường đứt hồn thiện đường si-líc đa tinh thể minh họa hình 3.40 [2] Một cách khác, công nghệ kim loại hai lớp cho phép tạo đường cắt ngang tốt, cách cung cấp số lượng lớn via sử dụng liên kết Do đó, khơng có lý để giảm kích thước chân đế tới liên kết rãnh nguồn Hình 3.40 Thiết kế chân đế VDD 3.5.3 Các chân đế đầu Điều trước hết, chân đế đầu phải có khả kích đủ để đạt thời gian nâng (lên - rise) xuống (fall) xác cho tải dung kháng xác định Nếu chân đế kích tải khơng phải CMOS đặc tuyến chiều (DC) yêu cầu 87 phải thỏa mãn Trong phần này, tập trung vào chân đế để kích tải CMOS Với dung kháng tải cho trước mục tiêu thời gian lên xuống xác định, kích thước transistor đầu phải tính tốn từ cơng thức thiết kế xác định Thường chúng yêu cầu thực đệm để kết nối tải thấp vào mạch Như đề cập, tỉ lệ 2,7 tối ưu cho tốc độ hoạt động Tuy nhiên, tỉ lệ tầng vào khoảng 2-10 làm việc xác Thơng thường, chân đế, mạch đảo hai tầng sử dụng để tạo tầng đầu không đảo Với kích thước transistor ước lượng, bắt đầu việc thực layout Vì transistor lớn thường sử dụng dòng I/O thường cao, khả dễ bị chốt (latch-up) cao cấu trúc I/O Do đó, dẫn việc thực layout phải tuân thủ Điều có nghĩa là, thực việc chia tách transistor loại n loại p việc sử dụng vành bảo vệ thích hợp nối với rãnh cung cấp nguồn Hiện tượng chốt (latch-up) xảy tăng độ mức VDD mức VSS Các trường hợp thường xảy chân đế I/O chúng giao tiếp với mạch bên ngồi Khi kích tải transistor lưỡng cực (TTL) với cổng CMOS, mức ngưỡng chuyển mạch khác phải xem xét VIL cổng TTL 0,4V VOL cổng CMOS 0V Do vậy, khơng gặp phải vấn đề trường hợp VIH cổng TTL 2,4V VOH cổng CMOS 5V (với nguồn cung cấp 5V) khơng gặp phải vấn đề trường hợp Ở trạng thái thấp, đệm CMOS phải có khả làm "chìm" (sink) 1,6mA cho tải TTL chuẩn với hiệu điện VOL10 triệu Phân loại Hình 1. 2 Sự phát triển cơng nghệ Cùng với... kỹ thuật hệ thống trình thiết kế hệ thống VLSI Nêu nguyên tắc, ý nghĩa bước lựa chọn thiết kế kiến trúc cho hệ thống trình thiết kế hệ thống VLSI Nêu nguyên tắc, ý nghĩa bước thiết kế khối chức