(NB) Mục tiêu của giáo trình là giúp các bạn có thể chuyển đổi các hệ thống số đếm và mã; ứng dụng các cổng logic trong các mạch điện tử; sư dụng các tính chất, các định định lý, các phương pháp tối thiểu hoá hàm logic để đưa ra được sơ đồ logic( hay sơ đồ mạh điện); ứng dụng cá Flip Flop để tạo ra đựơc các mạch đếm và mạch ghi dịch theo yêu cầu. Mời các bạn cùng tham khảo nội dung phần 1 giáo trình.
TUYÊN BỐ BẢN QUYỀN Tài liệu thuộc loại sách giáo trình nên nguồn thơng tin phép dùng nguyên trích dùng cho mục đích đào tạo tham khảo Mọi mục đích khác mang tính lệch lạc sử dụng với mục đích kinh doanh thiếu lành mạnh bị nghiêm cấm LỜI NÓI ĐẦU Cùng với tiến khoa học công nghệ, Các thiết bị điện tử tiếp tục ứng dụng ngày rộng rãi mang lại hiệu cao hầu hết lĩnh vực kinh tế kĩ thuật đời sống xã hội Việc gia cơng sử lý tín hiệu thiết bị điện tử đại dựa sở nguyên lý số thiết bị việc dựa sở nguyên lý số có ưu điểm hẳn thiết bị điện tử làm việc theo nguyên lý tương tự, đặc biệt lĩnh vực tính tốn Bởi hiểu biết sâu sắc lắp ráp mạch kỹ thuật số thiếu công nhân, cán kỹ thuật điện tử Nhu cầu hiểu biết kỹ thuật số không chi phải riêng công nhân, cán kỹ thuật điện tử mà nhiều cán kỹ thuật ngành khác có sử dụng thiết bị điện tử Để đáp ứng nhu cầu giáo viên giảng dạy Khoa Điện Tử - Điện Lạnh Trường Cao Đẳng Nghề Kỹ Thuật Cơng Nghệ dã biên soạn giáo trình nhằm mục đích hỗ trợ cho việc dạy học môn kỹ thuật số nhà trường đồng thời giúp cho cán kỹ thuật, công nhân kỹ thuật điện tử cơng nghiệp có điều kiện củng cố nâng cao kiến thức ngành nghề Mục đích yêu cầu đặt cho đối tượng sử dụng giáo trình: - Chuyển đổi hệ thống số đếm mã - Ứng dụng cổng logic mạch điện tử - Sư dụng tính chất,các định định lý, phương pháp tối thiểu hoá hàm logic để đưa sơ đồ logic( hay sơ đồ mạh điện) - Ứng dụng cá Flip –Flop để tạo đựơc mạch đếm mạch ghi dịch theo yêu cầu - Sử dụng IC đếm để thiết kế đếm mođun - Ứng dụng ghi, ROM Ram để truyền tải thông tin - Sử dụng chuyên đổi để chuyển đổi từ tương tự sang số ngược lại Nội dung giáo trình bao gồm: Bài 1: Các quan hệ logic thông dụng Bài 2: Vi mạch số thông dụng Bài 3: Mạch tổ hợp Bài 4: Mạch Bài 5: Mạch ghi dịch Bài 6: Mạch đếm Bài 7: Mạch giao tiếp D/A, A/D Những đặc điểm giáo trình: Các cấu trúc giáo trình logic từ đơn giản đến phức tạp, từ dễ đến khó, phần trước tạo tiền đề kiến thức cho phần sau Nội dung chương trình chắt lọc, bỏ qua dẫn dắt toán học dài dịng, đảm bảo đựoc tính bản, cốt lõi vấn đề Các kiến thức giáo trình kiến thức tiền đề trình thực hành Hướng dẫn sử dụng giáo trình: Đối với giáo trình giáo trình lý thuyết sử dụng giáo trình độc giả cần phải đựơc học qua môn điện tử như: Linh kiện điện tử, Đo lường điện tử, Điện tử để hiểu đựơc kiến thức giáo trình Sau phần chương cần làm thêm tập giáo trình tự đưa yêu cầu riêng Đặc biệt phải vận dụng đựơc kiến thức vào thực hành Mặc dù có cố gắng tong q trình biên soạn chắn giáo trình cịn thiếu sót Tác giả mong góp ý bạn đọc Thư góp ý xin gửi về: Khoa Điện Tử - Điện Lạnh Trường Cao Đẳng nghề kỹ thuật Xin trân trọng cảm ơn! Xin trân trọng cảm ơn! Hà Nội, ngày tháng năm 2019 BAN CHỦ NHIỆM BIÊN SOẠN GIÁO TRÌNH NGHỀ: CƠ ĐIỆN TỬ TRƯỜNG CAO ĐẲNG NGHỀ KỸ THUẬT CÔNG NGHỆ MỤC LỤC TUYÊN BỐ BẢN QUYỀN LỜI NÓI ĐẦU BÀI 1: CÁC QUAN HỆ LOGIC CƠ BẢN VÀ THÔNG DỤNG Các cổng logic 1.1 Cổng AND 1.2 Cổng OR: 1.3 Cổng NOT: 1.4 Cổng NAND: 1.5 Cổng NOR: 10 1.6.Cổng EX-OR: 11 1.7 Cổng EX – NOR: 12 1.8 Cổng BUFFER 14 Thiết lập hàm Boole: 14 2.1.Cơ sở đại số logic 14 2.2 Các tính chất đại số Bool: 15 2.3 Các phương pháp biểu thị hàm logic: 16 ĐƠN GIẢN BIỂU THỨC LOGIC: 20 3.1.Đơn giản biểu thức logic phương pháp đại số 21 3.2 Rút gọn biểu thức logic bìa Karnaugh: 21 PHƯƠNG PHÁP THIẾT KẾ MẠCH LOGIC: 24 GIỚI THIỆU IC: 25 BÀI TẬP: 28 BÀI 2: VI MẠCH SỐ THÔNG DỤNG 30 Họ TTL: 30 1.1 Cơ sở việc hình thành cổng logic họ TTL: 30 1.2 Cấu trúc họ TTL: 30 1.3 Đặc điểm thông số bản: 31 1.4 TTL Schottky: 32 1.5 TTL có cực thu hở: 33 1.6 TTL có ngõ ba trạng thái: 34 Họ CMOS: 35 2.1 Đặc trưng vi mạch số họ CMOS: 35 2.2 Cấu trúc COMS cổng logic bản: 36 2.3 Các thông số vi mạch số họ CMOS: 37 Giao tiếp họ logic 38 3.1 TTL kích thích CMOS: 38 3.2 CMOS thích TTL: 39 Sơ lược PLA PAL 42 4.1 PAL: 42 4.2 PLA: 44 BÀI TẬP 44 BÀI 3: MẠCH TỔ HỢP 47 Bộ dồn kênh (Mux) Phân kênh (Demux): 47 1.1.Bộ dồn kênh 47 1.1.1 Tổng quát: 47 1.1.2 Mạch ghép kênh sang (mux : 1) 48 1.1.3 Mạch ghép kênh sang 1(mux : 1) 49 1.2 Bộ phân kênh: 54 1.2.1 Tổng quát: 54 2.1 Mạch tách kênh sang 55 2.2 Một số IC giải mã tách kênh hay dùng 58 BÀI TẬP : 61 BÀI 4: MẠCH TUẦN TỰ 62 Các loại FF bản: 62 FLIP - FLOP S –R: 62 2.1 FF sử dụng cổng NAND 62 2.2 FF S- R dùng cổng NOR: 63 2.3.2 FF S-R TÁC ĐỘNG THEO XUNG NHỊP: 65 FLIP - FLOP D: 66 3.1 Cấu trúc: 66 3.2 Nguyên lý hoạt động 66 3.3 Phương trình: 67 3.4 Bảng trạng thái 67 FLIP-FLOP J-K: 67 4.1 Flip - Flop JK 67 4.2 Flip - Flop JK Master Slave: 68 FLIP –FLOP T: 69 BÀI TẬP: 70 Nguyên lý chung 73 Phân loại 73 2.1 Thanh ghi vào nối tiếp song dịch phải: 73 2.2 Thanh ghi vào nối tiếp song dịch trái: 75 2.3 Thanh ghi vào song song song dịch trái: 76 Ứng dụng 76 4.Mạch ghi dịch TTL 79 BÀI 6: MẠCH ĐẾM 82 Phân loại: 82 Cấu tạo nguyên lý làm việc 82 2.1 Mạch đếm lên không đồng bộ: 83 2.2 Mạch đếm xuống không đồng bộ: 85 2.3 Mạch đếm lên, đếm xuống không đồng bộ: 87 2.4 Mạch đếm đồng bộ: 89 2.5 Mạch đếm vòng: 93 2.6 Mạch đếm vòng xoắn (jonhson): 95 2.7 Mạch đếm với số đặt trước: 96 3.ỨNG DỤNG 97 a.GIỚI THIỆU IC: 97 Mạch đếm TTL CMOS 104 4.1 Giữa TTL với CMOS họ 74HC, 74HCT 104 4.2 Giao tiếp cổng logic với thiết bị điện 106 BÀI TẬP 114 Bài 7: MẠCH GIAO TIẾP D/A, A/D 116 7.1 Mạch chuyển đổi số - tương tụ (dac) 116 7.1.2 Thông số kỹ thuật chuyển đổi DAC: 117 7.1.3 Mạch DAC dùng điện trở có trị số khác 118 7.1.4 Mạch DAC dùng mạng điện trở R – 2R 119 7.1.5 Mạch DAC dùng 2n điện trở 120 7.2 MẠCH CHUYỂN ĐỔI TƯƠNG TỰ - SỐ (ADC) 120 7.2.1 Tổng quát chuyển đổi ADC 120 7.2.3 Mạch lấy mẫu trì mẫu 122 7.2.4 Mạch ADC dùng điện áp tham chiếu nấc thang: 123 7.2.5 Mạch ADC gần liên tiếp: 124 BÀI TẬP 124 TÀI LIỆU THAM KHẢO 126 BÀI 1: CÁC QUAN HỆ LOGIC CƠ BẢN VÀ THÔNG DỤNG Các cổng logic 1.1 Cổng AND a Chức năng: Thực phép toán logic VÀ (AND) Đầu tất đầu vào Cổng VÀ đầu vào: b Ký hiệu: A F F B Hình 1.1: Ký hiệu cổng AND c Bảngtrạng thái: Bảng 1.1 A B out 0 0 1 0 1 F d Biểu thức dạng tín hiệu + Biểu thức: F=A.B + Dạng tín hiệu: 1.2 Cổng OR: a Chức năng: Thực phép toán logic HOẶC (OR) Đầu tất đầu vào Cổng HOẶC đầu vào: b Ký hiệu: Hình 1.3: Ký hiệu cổng OR c Bảngtrạng thái: Bảng 1.2 d Biểu thức dạng sóng: + Biểu thức: F=A+B + Dạng sóng 1.3 Cổng NOT: a Chức năng: Thực phép toán logic ĐẢO (NOT) Cổng ĐẢO có đầu vào: b Ký hiệu: F Hình 1.5: Ký hiệu cổng NOT c Bảng trạng thái : Bảng 1.3 F A 1 d Biểu thức dạng sóng: + Biểu thức F=A + Dạng sóng: 1.4 Cổng NAND: a Chức năng: Thực phép ĐẢO phép toán logic VÀ Đầu tất đầu vào Cổng VÀ ĐẢO đầu vào: b Ký hiệu: F Hình 1.7: Ký hiệu cổng NAND c Bảng trạng thái: Bảng 1.4 A B F 0 1 1 1 d Biểu thức dạng sóng: + Biểu thức: F = A B + Dạng sóng: 1.5 Cổng NOR: a Chức năng: Thực phép ĐẢO phép toán logic HOẶC Đầu tất đầu vào Cổng HOẶC ĐẢO đầu vào: b.Ký hiệu: 10 Tương tự ta có loại mạch khác vừa tách kênh 1:8 vừa giải mã 3:8, tách kênh 1:16/giải mã 4:16… 2.2 Một số IC giải mã tách kênh hay dùng Khảo sát IC tách kênh/giải mã tiêu biểu 74LS138 74LS138 IC MSI giải mã đường sang đường hay tách kênh đường sang đường thường dùng có hoạt động logic tiêu biểu, cịn thường dùng mạch giải mã địa mạch điều khiển máy tính Sơ đồ chân kí hiệu logic hình : Hình 3.15 Kí hiệu khối chân 74LS138 Trong o A0, A1, A2 đường địa ngõ vào o E1, E2 ngõ vào cho phép (tác động mức thấp) o E3 ngõ vào cho phép tác động mức cao o O0 đến O7 ngõ (tác động mức thấp ) 58 Hình 3.16 Cấu trúc bên 74LS138 Hoạt động giải mã sau : Đưa liệu nhị phân 3bit vào C, B, A(LSB), lấy liệu ngõ O0 đến O7; ngõ cho phép E2 E3 đặt mức thấp, ngõ cho phép E1 đặt mức cao Chẳng hạn CBA 001 ngõ O1 xuống thấp ngõ khác cao Hoạt động tách kênh : Dữ liệu vào nối tiếp vào ngõ E2, hay E3 (với ngõ lại đặt thấp) Đặt G = phép tách kênh Như liệu song song lấy ngõ O0 đến O7 Chẳng hạn mã chọn 001thì liệu nối tiếp S ngõ O1 không bị đảo Mở rộng đường giải mã : 74LS138 dùng thêm cổng đảo cho phép giải mã địa từ sang 32 đường (đủ dùng giải mã địa máy vi tính) Hình ghép nối sau : 59 Hình 3.17 Ghép IC 74LS138 để có mạch giải mã đường sang 32 đường *Các IC giải mã tách kênh khác : o Ngoài 74LS155 74LS138 nói đến cịn số IC có chức giải mã/tách kênh kể o 74139/LS139 gồm giải mã sang hay tách kênh sang 4, chúng có ngõ cho phép (tác động mức thấp) ngõ chọn riêng o 74154/LS154 giải mã sang 16 đường hay tách kênh sang 16 đường o 74159/LS159 giống 74154 có ngõ cực thu để hở o 74155/LS155 khảo sát : gồm giải mã sang hay tách kênh sang Đặc biệt 74155 cịn hoạt động giải mã sang hay tách kênh sang nối chung ngõ cho phép với ngõ vào liệu nối tiếp nối chung ngõ chọn lại với o 74156/LS156 giống 74155 có ngõ cực thu để hở o Cơng nghệ CMOS có IC giải mã/tách kênh tương ứng bên TTL chẳng hạn có 74HC/HCT138, Hơn nhiều IC họ CMOS cho phép truyền liệu số lẫn liệu tương tự Một số IC kể o 74HC/HCT4051 dồn/tách kênh tương tự số sang ngược lại o 74HC/HCT4052 dồn/tách kênh tương tự số sang ngược lại o 74HC/HCT4053 dồn/tách kênh tương tự số sang ngược lại 60 BÀI TẬP : Thiết kế mạch mã hóa 32 đường sang đường dùng IC 74148 cổng logic Thiết kế mạch giải mã đường sang 16 đường từ mạch giải mã đường sang đường có ngã vào cho phép Dùng mạch giải mã sang đường, cổng NAND ngã vào cổng AND ngã vào thực hàm sau: F1 = Σ(1,2,3) ; F2 = Σ(4,5,7) ; F3 = Σ(1,2,3,4,5,7) Cài đặt hàm sau dùng dồn kênh (multiplexer) → (Dùng thêm cổng logic cần) F1 = A B + ABC + BC + AC F2 = A ⊕ (BC) F3=∏(1,3,6) Thiết kế mạch MUX → từ MUX → Dùng MUX → để thực MUX → sau: AB = 00 chọn C AB = 01 chọn D AB =1X chọn E (Trường hợp B không xac định) Thực hàm Z= AB +BC + CA - Giải mã sang đường (dùng thêm cổng logic cần) - Đa hợp → (dùng thêm cổng logic cần) - Hai mạch cộng bán phần cổng OR Bộ so sánh gì? Hãy kê bảng trạng thái so sánh A = a1a0 B = b1b0 Đầu g,l ,m 61 BÀI 4: MẠCH TUẦN TỰ Các loại FF bản: * Mạch flip flop (FF) phần tử có khả lưu trữ hai trạng thái FF thường có nhiều đầu vào đầu có tính liên hợp (đầu đảo đầu kia) ký hiệu Q Q Ký hiệu đầu vào tùy theo loại FF cụ thể Các đầu vào điều khiển Ký hiệu tính tích cực mạch FF: Ký hiệu Tính tích cực Tích cực mức + Tích cực mức Tích cực sườn + Tích cực sườn - FLIP - FLOP S –R: 2.1 FF sử dụng cổng NAND Trigơ RS nói thuộc loại tác động cao Có thể xây dựng trigơ RS có tác động thấp từ cửa NAND a Cấu trúc: 62 Hình 4.1: Flip – Flop S-R dùng cổng NAND b Nguyên lý: Khi R = 1, S = Q =1 hồi tiếp cổng nên cổng có hai ngõ vào nên ngõ Q = Khi R = 1, S = Q = hồi tiếp cổng nên cổng có hai ngõ vào Q = Khi R = S = Khi Q = Q = trạng thái cấm Khi R = S = Giả sử trạng thái trước có Q = 1, Q = hồi tiếp cổng nên cổng có ngõ vào Q = nên S-RFF giữ nguyên trạng thái cũ Như gọi FF khơng đồng cần hai ngõ vào S hay R thay đổi ngõ cúng thay đổi theo c Phương trình: Phương trình logic: Qn1 Sn R n Qn d bảng trạng thái: Bảng 4.1 Bảng chức FF dùng cổng NOR 2.2 FF S- R dùng cổng NOR: a Cấu trúc: 63 (2.1) Hình 4.2: Flip – Flop S-R dùng cổng NOR b Nguyên lý: R- Reset: xóa S- Set: thiết đặt Sơ đồ logic, ký hiệu bảng chân lý xây dựng từ cửa NOR Nếu R = S = mạch hoạt động yếu tố trạng thái cân Do tính chất phản hồi khép kín mà đầu Q= hay Q = Giá trị hoàn toàn ngẫu nhiên Từ sơ đồ logic ta dễ dàng thấy cần thay đổi mức logic đầu S R trigơ chọn trạng thái cân - Nếu S=1, R = Q = - Nếu S=0, R=1 đầu Q=0 Giản đồ thời gian trigơ hình vẽ với đường nét đứt đường nguyên nhân thay đổi trạng thái c Phương trình: Phương trình logic: Qn1 Sn R n Qn d bảng trạng thái: 64 (2.2) Bảng 4.2 Bảng chức FF dùng cổng NOR 2.3.2 FF S-R TÁC ĐỘNG THEO XUNG NHỊP: a Cấu trúc: S CK R b Nguyên lý: Hình 4.3: Sơ đồ cấu trúc kí hiệu S-R FF có xung nhịp Khi Ck = 0, cổng 34 bị ngắt FF bị cấm , trì trạng thái cũ Khi Ck = cơng 3,4 thơng FF sẵn sàng tiếp thu tín hiệu tiếp thu tín hiệu vào R,S Luc FF giống FF SR R= 0, S = 1, đầu cổng có mức thấp FF lập trạng thái Nếu R = 1, S = đầu cổng mức thấp FF bị xóa trạng thái Nếu R = 0, S = cổng 3,4 đưa mức cao FF giữ nguyên trạng thái cũ Nếu R = 1, S = cơng 3,4 đưa mức thấp dẫn đến đầu Q Q mức cao, trạng thái cấm Vì thấy chức phương trình đặc trưng FF S-R có xung nhịp khơng có khác FF S-R c Phương trình: Như ta phân tích ngun lý ta thấy phương trình đặc trưng FF S-R có xung nhịp khơng có khác FF S-R Phương trình logic: Qn1 Sn R n Qn 65 (2.3) d Bảng trạng thái: Từ nguyên lý phương trình đặc trưng ta có bảng trạng thái sau: Bảng 4.3: Bảng trạng thái FF S-R có xung nhịp FLIP - FLOP D: Flip – Flop D mạch điện có chức thiết lập trạng thái theo tín hiệu đầu vào D = thiết lập trạng thái theo tín hiệu đầu vào D = điều kiện phải có xung định thời 3.1 Cấu trúc: C D & A & Q Q D C Q C & E & Q B a) cấu trúc b) ký hiệu Hình 4.4: Cấu trúc kí hiêu FF - D 3.2 Nguyên lý hoạt động Khi C = cổng C E ngắt FF trì trạng thái Nếu C = D = đầu c mức cao, đầu E mức thấp FF trạng thái D = đầu c mức thấp, đầu E mức cao FF trạng thái có xung Cp D mức FF mức Qn+1 =D với đk C = 66 3.3 Phương trình: Theo nguyên lý FF D thỏa mãn định nghĩa Vì ta có phương trình đặc trưng sau: Qn+1 =D (2.9) 3.4 Bảng trạng thái D C Qn+1 L H L H H H X L Qn FLIP-FLOP J-K: 4.1 Flip - Flop JK Là mạch điện có khả thiết lập trạng thái 0, trạng thái 1, chuyển đổi trạng thái trì (nhớ) trạng thái vào tín hiệu đầu vào J, K tín hiệu xung đồng hồ Ck a Cấu trúc: J Q CLK Q K Hình 4.5 b Nguyên lý: J = 0, K = với Ck sườn âm Qn+1 = J= 1, K = 0, với Ck sườn âm Qn+1 = J = 1,K = 1, với Ck sườn âm Qn+1 = Qn chuyển đổi trạng thái J = 0, K = 0, với Ck sườn âm Qn+1 = Qn giữ nguyên trạng thái c Phương trình: Qn+1 = J Qn + K Qn (2.4) với điều kiện xuất sườn âm xung Ck 67 d Bảng trạng thái: Qn J K Qn+1 0 0 0 1 1 1 0 1 1 1 1 0 Bảng 4.4: Bảng trạng thái FF JK 4.2 Flip - Flop JK Master Slave: a Cấu trúc: G E J & H & J A & Master C K C & & Q & & D CLK Q K Slave F Q & Q B I a) cấu trúc b) ký hiệu Hình 4.5: Cấu trúc ký hiệu Loại FF S-R trước cịn có ràng buộc r s, nguyên nhân R = S = đầu cổng G, H mức thấp dẫn đến tình khơng mong muốn Qm Qm mức cao = để loại bỏ trường hợp người ta lấy tín hiệu đầu đưa trở lại đến đầu vào g H Q Q ln có trạng thái ngược b Ngun lý hoạt động: 68 Theo trình bày cải tiến FF JK ta thấy hoạt động giống FF S-R master slave, khác tương đương sau tín hiệu đầu vào: S = JQn (2.4) R = KQn (2.5) Vậy ta có: Qn+1 = S + RQn = J Qn + KQnQn (2.6) với điều kiện xuất sườn âm xung clock phương trình đặc trưng FF JK c Phương trình đặc trưng: Từ cơng thức 2.6 cho ta thấy FF JK phản ánh quan hệ logic Qn+1 với Qn , J,K nhờ Qn Qn phản hồi cổng điều khiển G H mà J K khơng cịn ràng buộc lẫn Vì Vậy ta có phương trình đặc trưng cho FF JK Qn+1 = J Qn + K Qn (2.7) FLIP –FLOP T: FF – T mạch điện có chức trì chuyển đổi trạng thái tùy thuộc vào tín hiệu đầu vào Trong điều kiện định thời Ck 5.1 Cấu trúc: T J K Hình 4.6: Cấu trúc ký hiệu FF - T 5.2 Nguyên lý: Khi T=0 FF giữ nguyên trạng thái Khi T=1 FF lật trạng thái (toggle) Như mạch T FF thay đổi trạng thái theo lần xung kích thích 69 Chú ý: Khi đầu vào T có thời gian tồn mức logic cao khoảng dài so với thời gian chuyển trạng thái (thời gian trễ) mạch mạch tiếp tục lật trạng thái tới hết thời gian tồn mức logic cao T, q trình làm cho việc xác định xác mạch trạng thái không thể, làm việc chế độ đồng (vì thực tế thời gian tồn mức logic cao T lớn nhiều thời gian trễ mạch) 5.3 Phương trình: Từ nguyên lý làm việc FF – T ta đưa phương trình đặc trưng T-FF: Qn+1 = J Qn + K Qn = T Qn + T Qn = T Qn (2.8) 5.4 Bảng trạng thái: T-FF trigơ có đầu đầu vào T T-FF có bảng thái sau: Bảng 4.5: Bảng trạng thái FF T Qn T Qn+1 0 0 1 1 1 BÀI TẬP: Viết bảng chân lý Flip –Flop JK,D, Tcó hai đầu vào khơng đồng bộ, chân Pr CL tác động mức thấp Vẽ tín hiệu Q giản đồ thời gian cho hình a, b, c, d 70 Cho sơ đồ logic vẽ dạng song đầu theo dạng song đầu vào Cp Vi cho Xét sơ đồ logic đay vẽ dạng song đầu tương ứng vư dạng sóng đầu vào Cp Vi 71 Cho mạch điện sơ đồ dạng sóng A, B, C Hãy viết biểu thức hàm logic vẽ dạng sóng Q1, Q2, Q3 72 ... 1A c/ 789 d/ 0 ,13 e/ ABCD,EF Đổi số nhị phân sang hệ hệ 16 : a/ 11 10 010 01, 0 011 100 01 b/ 10 1 011 100 01, 00 011 010 1 01 c/ 10 1 010 1 011 0 011 00 ,10 1 011 0 010 1 01 d/ 11 110 111 000 01, 010 1 011 10 01 Mã hóa số thập phân... j/ 19 2 ,18 75 Đổi sang hệ thập phân mã BCD số nhị phân sau đây: a/ 10 11 b/ 10 110 c/ 10 1 ,1 e/ 0,0 01 f/ 11 0, 01 d/ 0 ,11 01 g/ 10 110 11 h/ 10 1 011 010 11 Đổi số thập lục phân sang hệ 10 hệ 8: a/ FF b/ 1A... trị ? ?1? ?? hàm AB 00 CD 00 01 11 10 10 12 1 11 01 13 15 11 14 10 1 Ta hàm rút gọn sau: F B D A B B C Ví dụ 3: Cho hàm F ( A, B, C, D) m (0,2,3,8,9 ,10 ,11 ,13 ,15 ) víi N ( Với A trọng số lớn