Trong bài báo này, hoạt động của một hệ thống trên chip ứng dụng khái niệm mạng trên chip được minh họa một cách hoàn chỉnh. Kiến trúc bộ định tuyến sử dụng cơ chế chuyển mạch gói, các giao diện giao tiếp mạng cũng như các thành phần lõi được thiết kế và thực thi sử dụng nền tảng phần cứng FPGA.
20 Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh THỰC THI VÀ ĐÁNH GIÁ MẠNG TRÊN CHIP SỬ DỤNG CÔNG CỤ SYNOPSYS IMPLEMENTATION AND EVALUATION OF NETWORK-ON-CHIP BY USING SYNOPSYS TOOL Phạm Văn Khoa Trường Đại học Sư phạm Kỹ thuật Tp.HCM, Việt Nam Ngày soạn nhận 17/5/2021, ngày phản biện đánh giá 26/5/2021, ngày chấp nhận đăng 28/6/2021 TÓM TẮT Mạng chip (network on chip - NoC) xem giải pháp hiệu hệ thống đa lõi thay cho kiến trúc bus truyền thống Trong báo này, hoạt động hệ thống chip ứng dụng khái niệm mạng chip minh họa cách hoàn chỉnh Kiến trúc định tuyến sử dụng chế chuyển mạch gói, giao diện giao tiếp mạng thành phần lõi thiết kế thực thi sử dụng tảng phần cứng FPGA Thêm vào đó, giao diện đồ họa giao tiếp với người dùng cung cấp nhằm để giám sát tình trạng hoạt động mạng từ bên Các kết mặt thời gian, công suất tiêu thụ thiết kế tổng hợp phân tích với công cụ Design Compiler công nghệ CMOS 90nm Từ khóa: mạng chip; chuyển mạch gói; mơ hình lưới; công nghệ CMOS 90nm; công suất tiêu thụ ABSTRACT For manycore systems, Network-on-chip (NoC) is a well-known efficient method for replacing traditional bus architectures In this paper, operation of a system-on-chip applying the network-on-chip concept has been successfully demonstrated Packet switching-based router architecture, network resource interfaces and process elements are designed and implemented using FPGA hardware platform In addition, a Matlab-based graphical user interface are also provided in order to monitor the network traffic from outside The proposed hardware was synthesized and analysed using Design Compiler tool and Synopsys 90nm CMOS technology to obtain timing, and power consumption results Keywords: Network-on-Chip; packet switching; mesh topology; CMOS 90nm technology; power consumption GIỚI THIỆU Ngày nay, với phát triển kỹ thuật vi mạch tích hợp, số lượng lớn thành phần xử lý tích hợp thiết kế vi mạch đơn Bên cạnh việc mang lại ưu điểm giảm giá giảm kích thước vật lý, phương pháp tạo nhiều vấn đề khả mở rộng, tái sử dụng giới hạn hiệu thiết kế Để giải thách thức nêu thiết kế hệ thống đa lõi xử lý chip (Multiprocessor System on Chip MPSoC), phương pháp thiết kế tập trung Doi: https://doi.org/10.54644/jte.65.2021.133 vào khả giao tiếp thay tập trung vào khả xử lý xem giải pháp tiềm [1-3] Kiến trúc liên kết đa lõi thiết kế vi mạch đóng vai trị quan trọng việc định hiệu công suất tiêu thụ [1-2] Triển khai ý tưởng từ mạng máy tính, mạng chip (Network on chip NoC) với phương pháp chuyển mạch gói xem giải pháp hiệu cho việc liên kết thành phần lõi thay cho kết nối dây dẫn thông thường đề xuất trước sử dụng mơ hình bus [1-4] Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh Trong thiết kế mạng chip, điểm truyền thông mạng (node) bao gồm định tuyến (router), giao diện kết nối tài nguyên mạng (Resource Network Interface RNI) lõi xử lý [1, 2, 5] Bộ định tuyến thành phần quan trọng mạng truyền gói tin Thơng thường, định tuyến có số cổng tương ứng với hướng kết nối định tuyến lân cận [5-6] Các đệm đặt cổng để lưu trữ gói tin gửi đi/nhận cách tạm thời Gói tin di chuyển qua điểm truyền thông sử dụng phương pháp chuyển mạch dạng lưu trữ chuyển tiếp Để khảo sát khía cạnh thiết kế mạng chip, nghiên cứu thực thi phân tích mơ hình mạng chip với đặc điểm cấu trúc liên kết mạng kiểu lưới chiều, phương pháp định tuyến XY, độ dài đơn vị điều khiển luồng cố định, phương pháp chuyển mạch gói dạng lưu trữ chuyển tiếp (store and forward), phương pháp bắt tay sử dụng tín hiệu bận (busy) THIẾT KẾ 2.1 Kiến trúc mạng Mạng chip hệ thống kết nối theo phương pháp truyền gói tin nhằm liên kết lõi xử lý, nhớ, ngoại vi thiết kế đa lõi [1-2] Tùy vào thiết kế hệ thống khác số lượng node tùy biến chức thành phần hệ thống khác [1, 2, 5, 6, 7] Y 11 Cấu trúc liên kết mạng định thiết kế định tuyến, sơ đồ kết nối định tuyến với kênh truyền dẫn, số định tuyến mà khung liệu qua toàn mạng [1, 2, 5, 6, 7, 8] Dựa khía cạnh trên, thấy cấu trúc liên kết ảnh hưởng lớn đến độ trễ (latency) công suất tiêu thụ Trong cấu trúc liên kết mạng phổ biến dành cho kiến trúc kết nối số lượng lõi cố định, cấu trúc dạng lưới chiều nghiên cứu sử dụng rộng rãi số lý sử dụng thuật toán định tuyến đơn giản từ nguồn gửi gói tin đến đích nhận, số lượng điểm liên kết mạng cố định dẫn đến thơng tin định tuyến mã hóa hiệu với vài bit thơng tin dễ dàng bố trí khối thiết kế qui trình sản xuất vi mạch [1, 2, 7, 8] Hình thể cấu trúc liên kết mạng dạng lưới chiều với 16 điểm giao tiếp mạng sử dụng đề tài Trong cấu trúc liên kết mạng sử dụng, định tuyến có ngõ vào/ra tương ứng với hướng kết nối với định tuyến lân cận hướng lại dành cho thành phần lõi [5-7] Tại hướng kết nối có kênh truyền vật lý tách biệt tương ứng ngõ vào/ra để thực cho chức đọc/ghi gói tin Local Highest West Lowest North Router East 49 Inport 1100 1101 1110 1111 1000 1001 1010 1011 0100 0101 0110 0111 0000 0001 0010 0011 00 01 10 11 21 Outport South 49 10 01 00 Hình Thiết kế định tuyến với kênh truyền vào/ra riêng biệt hướng X Hình Cấu trúc liên kết mạng dạng lưới chiều với 16 điểm giao tiếp mạng Độ ưu tiên hướng gói tin định định tuyến cố định theo thứ tự cổng kết nối với thành phần lõi (Local) có ưu tiên cao tiếp đến cổng Bắc, Đơng, Nam, hướng Tây (West) có độ ưu tiên thấp minh họa hình Bên cạnh đó, thiết kế điều khiển cịn nhằm giải tranh chấp nhiều 22 Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh gói tin đầu vào muốn chuyển tiếp đến ngõ [6] 2.2 Kích thước gói tin Dựa chế chuyển mạch gói dạng lưu trữ chuyển tiếp, đơn vị điều khiển luồng (flit) sử dụng để truyền thông tin mạng [1, 2, 5, 6] Trong đề tài, thiết kế sử dụng cấu trúc đơn vị điều khiển luồng tương ứng với gói tin Đề tài sử dụng loại gói tin thể hình 3, bao gồm gói tin ghi (write), gói tin yêu cầu đọc (read request), gói tin liệu đọc trả (return) 2.3 Thiết kế cấu trúc định tuyến Chức định tuyến tìm đường cho gói tin từ ngõ vào để đến cổng ngõ dựa vào địa đơn vị điều khiển luồng [1, 2, 6, 7] Các định tuyến có cấu tạo từ đệm ngõ vào/ra (in/out buffer), tính tốn định tuyến (route computation), cấp phát kênh ảo (virtual channel allocator), cấp phát chuyển mạch (switch allocator) thành phần chuyển mạch hướng (crossbar switch) BOUNDAR Y LAYER BUFFER_IN Trong đó, gói tin ghi xuất phát từ lõi có nhu cầu ghi liệu đến lõi khác nhớ điều khiển ngoại vi Gói tin yêu cầu đọc xuất phát từ lõi xử lý có nhu cầu đọc liệu từ lõi khác gói tin trả gửi lại nội dung yêu cầu đọc Tất gói tin có kích thước cố định 49 bit có số bit đặt giá trị Trong hình 3, gói tin phân chia nhờ giá trị đặt cờ write, read, return vị trí bit thứ 40, 41, 42 tương ứng Nếu gói tin rỗng (empty packet) bit đặt giá trị Tất gói tin u cầu thơng tin mã định dạng (identifier - ID) node đích mà gói tin muốn gửi đến Các gói tin ghi yêu cầu đọc cần địa nhớ trường hợp lõi trao đổi liệu xử lý nhớ liệu đọc từ nhớ Gói tin ghi đọc chứa bit liệu Tất gói tin có bit vị trí bit 43 đến 48 để phục vụ cho việc định tuyến, bit cho chiều X Y tương ứng Trong mơ hình lưới có kích thước lớn số bit cần thay đổi cho phù hợp Các bit khởi tạo giá trị thành phần giao tiếp mạng thay đổi định tuyến Trong đề tài, thể hình 1, với 16 node mạng gói tin sử dụng bit cho trục X Y để mã hố vị trí node bit để chiều di chuyển gói tin trục X Y DATA_IN CORE LAYER ROUTING COMPUTATION BUFFER_OUT BUSY BUFFER_IN SWITCH BUFFER_IN Hình Kiến trúc định tuyến Hình Định dạng gói tin Gói tin u cầu đọc chứa địa nơi gửi bên nhận loại gói tin cần biết địa nguồn mạng để phản hồi liệu Gói tin phản hồi nhằm trả lời cho gói tin yêu cầu đọc gói tin chứa địa đích Hình thể kiến trúc tổng quát định tuyến Trong mạng chuyển mạch gói, lõi kết nối gửi liệu gói tin đến định tuyến Các gói tin lưu trữ tạm thời đệm trước gửi đến ngõ Các ngõ định tuyến thiết kế có dồn kênh với chế hoạt động nhận gói tin từ hàng đợi khác sau chọn gói tin để chuyển đến ngõ vào định tuyến Bên cạnh đó, điều khiển hướng đệm thành phần quan trọng định tuyến Các giao Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh thức thuật toán định tuyến thực khối 2.3.1 Cấu trúc đệm Kiến trúc bên định tuyến bao gồm lớp lớp biên (boundary layer) lớp lõi (core layer) Lớp biên có đệm để lưu giữ gói tin điều khiển đệm quản lý tín hiệu ngõ vào Lớp lõi có chức xử lý thơng tin địa nguồn đích gói tin để đưa định định tuyến gói tin đến ngõ kênh dẫn tương ứng chuyển ngược lại đệm lớp biên Theo kiến trúc xây dựng đề tài, cổng vào/ra có khối đệm dùng làm vùng nhớ cho liệu vào/ra tương ứng [1, 2, 6] Độ sâu đệm phụ thuộc vào thiết kế định tuyến Trong đó, độ rộng đệm tùy thuộc vào định dạng gói tin kênh truyền vật lý Độ sâu thể số lượng gói tin tối đa mà đệm chứa Với thiết kế đề xuất đề tài đơn vị điều khiển luồng tương ứng với gói tin kích thước đệm khơng lớn Hình Cấu trúc đệm ngõ vào Cấu trúc khối đệm ngõ vào thể hình Bộ đệm hoạt động với nguyên tắc sau: - Gói tin từ định tuyến lân cận vào định tuyến xét lưu tạm thời đệm biên (buffer_boundary_in) Bộ đệm cấp (buffer_level_1) đệm cấp (buffer_level_2) đệm riêng biệt đệm lưu trữ gói tin 49 bit - Trạng thái sử dụng hai đệm cấp thể qua tín hiệu level1_used 23 level2_used tương ứng Tín hiệu đến khối điều khiển đệm vào (control_buffer_in) Ngồi ra, nội dung gói tin từ định tuyến lân cận gửi đến bit thứ 40, 41 42 đến khối điều khiển đệm vào để khối đưa phương án xử lý loại gói tin tương ứng Từ thơng tin tình trạng đệm, tình trạng tranh chấp mà khối control_buffer_in điều khiển trạng thái buffer_level1, buffer_level2 buffer_in - Nếu buffer_level1 sử dụng giá trị ghi vào buffer_in lớp bên để tiếp tục cho trình xử lý sau 2.3.2 Cơ chế xử lý tranh chấp Q trình truyền thơng định tuyến xảy tranh chấp trường hợp có nhiều gói tin ngõ vào muốn di chuyển đến ngõ [8, 9, 10] Để giải vấn đề này, thuật toán định tuyến xem xét ngõ vào cách riêng biệt vòng lặp với thứ tự ưu tiên cố định cao (0) hướng kết nối với xử lý, nhớ điều khiển ngoại vi Tiếp theo, hướng Bắc, Đơng, Nam, Tây có độ ưu tiên giảm dần Hướng Tây có độ ưu tiên nhỏ (4) thể hình Khi kênh dẫn ngõ vào sử dụng định tuyến chọn gói tin từ đệm gói tin rỗng trường hợp kênh dẫn trạng thái rảnh Nếu liệu nhận loại gói tin chiều ngõ mong muốn tính tốn lưu biến Mỗi ngõ vào có cờ tranh chấp (collision flag) tương ứng Mỗi đệm ngõ vào có tín hiệu đường truyền bận (busy) đặt đệm sử dụng Như vậy, thuật toán định tuyến kiểm tra tín hiệu bận ngõ vào cờ báo bận cờ tranh chấp bật Một vòng lặp thực từ ngõ vào 0, tức ngõ kết nối lõi, đến ngõ vào Phương pháp bỏ qua gói tin rỗng có gói tin muốn di chuyển đến ngõ cờ tranh chấp đặt lên 24 Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh 2.3.3 Thuật tốn định tuyến 2.3.4 Thành phần giao tiếp mạng Thuật toán định tuyến đóng vai trị quan trọng thiết kế ảnh hưởng đến hiệu chung mạng chip [11] Trong nghiên cứu này, số lượng node cố định vị trí node có tính đối xứng, phương pháp định tuyến XY sử dụng hiệu Để dịch chuyển gói tin từ nơi gửi đến đích, định tuyến xem xét đếm x y nằm bit thứ 43 đến 48 gói tin nhận Thành phần giao tiếp mạng (RNI) giao diện để kết nối định tuyến với thành phần tài nguyên mạng xử lý, nhớ, điều khiển ngoại vi Chức khối chuyển đổi tín hiệu từ đường tín hiệu cục giao tiếp với tài nguyên mạng trở thành định dạng gói tin để phù hợp với tín hiệu phần định tuyến trước gói tin truyền mạng ngược lại [5-6] Chiều di chuyển gói tin lên hay xuống trục Y định dựa thông tin phần cờ y (y flag) đếm y (y counter) Trước tiên, định tuyến kiểm tra thông tin chiều dọc Nếu cờ y có giá trị gói tin di chuyển đến hướng Nam Ngược lại, giá trị cờ y 1, gói tin di chuyển đến hướng Bắc Khi gói tin đến định tuyến tiếp theo, giá trị đếm y giảm Khi định tuyến nhận gói tin với giá trị đếm y 0, thuật tốn định tuyến xem xét tiếp cờ x (x flag) đếm x (x counter) để định di chuyển gói tin theo hướng chiều ngang Nếu cờ x gói tin di chuyển đến hướng Đơng Trong trường hợp ngược lại, cờ x đặt gói tin di chuyển đến hướng Tây Trường hợp, định tuyến nhận gói tin mà thông tin đếm x y định tuyến biết gói tin đến đích Hướng gói tin cần đến phần lõi thông qua thành phần giao tiếp mạng Hình Thiết kế khối chuyển mạch RNI Router Router Resource Resource Hình Vị trí thành phần giao tiếp mạng (RNI) thiết kế mạng chip Được thể hình 7, bên thành phần giao tiếp mạng phân làm phần phụ thuộc phần độc lập với tài ngun [6] Bên cạnh đó, thơng thường hệ thống đa lõi phân cấp chủ-tớ Vì thế, thành phần giao tiếp mạng chia thành hai loại RNI chủ RNI tớ Trong đó, RNI chủ sử dụng để kết nối định tuyến xử lý; RNI tớ cầu nối định tuyến lõi tớ nhớ ngoại vi Thiết kế node chủ gồm định tuyến, giao tiếp mạng, xử lý Trong đó, giao tiếp mạng có chức xây dựng gói tin dựa liệu từ xử lý, giải mã gói tin từ định tuyến thành liệu để chuyển đến xử lý Các gói tin mà RNI nhận gửi chứa thơng tin đích đến Từ đó, RNI định giá trị cho đếm x y dựa vị trí vị trí đích mà gói tin muốn gửi đến để hỗ trợ định tuyến q trình truyền gói tin Thơng tin RNI xử lý gồm bit từ 48 đến 43 gói tin gửi gồm cờ x y, đếm x y Trong đó, cờ y đặt dựa vào vị trí y lưới theo nguyên tắc: vị trí node đích nhỏ vị trí node trường hợp ngược lại Khối RNI tớ Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh giúp kết nối lõi tớ định tuyến Chức khối bao gồm xây dựng gói tin dựa liệu từ lõi tớ, giải mã gói tin từ định tuyến thành liệu để chuyển đến lõi tớ, thêm thông tin định tuyến X Y THỰC THI MƠ HÌNH MẠNG TRÊN CHIP Trên thực thế, q trình hoạt động, tình trạng truyền thơng mơ hình mạng chip khó giám sát từ bên ngồi Vì thế, đề tài cung cấp giao diện giao tiếp với hệ thống sử dụng Matlab nhằm giám sát tình trạng hoạt động mạng chip 25 Tình trạng hoạt động mạng đánh giá dựa hành vi ghi đọc thành phần lõi Bảng thể tình trạng mạng dựa thay đổi hành vi xử lý (proc) vị trí 1000 ghi liên tục chu kỳ xung đến node khác thông qua công tắc ([3:0] switch) bo mạch Bên cạnh đó, xử lý vị trí khác thực ghi/đọc lên node khác Bảng Giao tiếp node nguồn đích Nguồn (Bộ xử lý) Đích Chu kỳ ghi/đọc Hoạt động 0000 0100 Ghi đọc 0101 0100 10 Đọc 0101 0001 10 Ghi đọc 1001 0011 10 Ghi đọc 1000 1100 Đọc Hình Kết nối mơ hình mạng chip máy tính Hình minh họa sơ đồ khối hệ thống đề xuất nhằm kiểm chứng hoạt động thiết kế mạng chip Trong đó, giao diện giám sát mạng máy tính kết nối với thiết kế mạng chip thông qua chuẩn truyền thông nối tiếp bất đồng (Universal Asynchronous Receiver Transmitter - UART) Chức giao diện tổng hợp tình trạng đường truyền cổng đồng thời ghi nhận tình trạng xung đột đệm hướng định tuyến Tình trạng đường truyền vật lý xung đột hướng ngõ vào minh hoạ màu theo qui ước Bảng a Bảng Tình trạng mạng kênh dẫn Màu kênh Mơ tả trạng thái Đỏ Kênh dẫn có luồng liệu lớn, nhiều gói tin di chuyển từ node nguồn đến đích Cam Kênh dẫn có luồng liệu qua, nhiều gói tin di chuyển từ node nguồn đến đích Vàng Kênh dẫn có luồng liệu qua, gói tin di chuyển từ node nguồn đến đích Trắng Khơng có liệu qua b Hình Tình trạng mạng cơng tắc cấu hình vị trí a) 0100 b) 1000 26 Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh Dựa vào hình 9a, cơng tắc vị trí 0100, xung đột xảy gói tin hướng Bắc, Đơng, Nam khối lân cận gửi gói tin đến khối 0100 Tại khối nhớ 0100, tín hiệu bận thứ tự ưu tiên ngõ vào Bắc cao thấy đệm ngõ khơng bận, thể màu trắng Ngược lại, gói tin ngõ vào hướng Đông Nam cần phải chờ đệm ngõ vào thứ tự ưu tiên thấp Bộ đệm hướng Nam có màu đỏ cho thấy có tranh chấp xảy hướng nhiều độ ưu tiên hướng thấp so với hướng cịn lại Khi cơng tắc 1000 hình 9b, xử lý yêu cầu ghi lên nó, gói tin bị loại bỏ Kết nối 0100 1000 có màu trắng thể khơng có liệu qua Bên cạnh đó, giao tiếp yêu cầu đọc khối 1001 với nhớ 1111, kênh truyền 1111 1011 màu vàng có gói tin trả từ nhớ 1111 cho xử lý 1001 qua ĐÁNH GIÁ THIẾT KẾ Thiết kế đề tài thực thi tảng phần cứng mảng cổng lập trình dạng trường (Field programmable Gate Array - FPGA) bo mạch hãng Altera Từ kết tổng hợp thiết kế thấy số lượng phần cứng yêu cầu khối thiết kế khác Công cụ tổng hợp thiết kế Quartus [12] thống kê chi tiết số lượng tài nguyên sử dụng khối thiết kế Được thể Bảng 3, tài nguyên phần cứng gồm thành phần mạch tổ hợp phần lớn dành cho định tuyến thay đổi phụ thuộc vào vị trí định tuyến mạng Điều mạch xử lý định tuyến gói tin xây dựng định tuyến Xét vị trí, định tuyến mạng lưới chiều có số lượng hướng kết nối khác số lượng đệm tương ứng khác Trong trường hợp, định tuyến phần lõi cấu trúc liên kết mạng yêu cầu 10 kênh dẫn riêng ứng với hướng kết nối gồm hướng cho định tuyến lân cận hướng cho thành phần lõi Tuy nhiên, định tuyến biên kết nối với định tuyến lân cận yêu cầu tài nguyên phần cứng Thành phần giao tiếp mạng cần thành phần phần cứng nhiều lần so với định tuyến Bởi hầu hết việc tính tốn phức tạp đặt định tuyến giao tiếp mạng có chức xây dựng, giải mã gói tin tính tốn giá trị cho thành phần định tuyến thêm vào gói tin gửi nhận Bảng Tài nguyên phần cứng cho khối Thành phần Tài nguyên phần cứng Mạch tổ hợp Mạch Bộ định tuyến lõi 631 302 Bộ định tuyến biên 336 191 Bộ giao tiếp mạng 24 37 Công suất tiêu thụ gồm công suất tĩnh công suất động Phần đánh giá công suất thiết kế số thực công cụ Design Compiler Synopsys [13] Công cụ nhận đầu vào mã mô tả phần cứng thiết kế thư viện cơng nghệ bán dẫn kim loại ơ-xít bù (Complementary Metal Oxide Semiconductor - CMOS) có kích thước 90nm [14] với đặc điểm công suất tiêu thụ thấp Đối với yêu cầu tối ưu thiết kế [15] phương pháp tổng hợp khác ảnh hưởng đến công suất tiêu thụ Bảng thể thành phần công suất tiêu thụ thiết kế tần số hoạt động 100Mhz điện áp nguồn cung cấp VDD = 1V Bảng Công suất tiêu thụ thiết kế yêu cầu tối ưu Thành phần Cơng suất (µW) tối ưu mức cao mức thấp Công suất tĩnh 1528 1653 Công suất động 3713 3926 Xét mặt phần cứng, tần số hoạt động tối đa định tảng phần cứng FPGA thư viện thiết kế chuẩn CMOS từ nhà sản xuất vi mạch SAMSUNG Một lựa chọn tảng phần cứng để thực thi thiết kế yếu tố ảnh hưởng đến tần số hoạt động kiến trúc thiết kế xây dựng từ mã mô tả thiết kế phần cứng Tần số hoạt động thiết kế đồng giới hạn thời gian thiết lập (setup time), Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh thời gian ổn định (hold time) flip-flop độ trễ lan truyền (propagation delay) Bên cạnh đó, trình định tuyến kết nối yêu cầu khoảng thời gian trễ Ngoài ra, số yếu tố khác ảnh hưởng đến tần số hệ thống hoạt động biến thiên điện áp cung cấp nhiệt độ hoạt động Bảng minh họa tần số hoạt động khác thiết kế khảo sát số họ vi mạch FPGA Bảng Tần số hoạt động tối đa họ vi mạch FPGA Họ FPGA Tần số hoạt động (Mhz) Cyclone II 122 Stratix II 150 27 KẾT LUẬN Đề tài xây dựng mơ hình hoàn chỉnh nhằm minh họa hoạt động hệ thống chip sử dụng tảng liên kết mạng chip Thiết kế đề xuất đề tài gồm đầy đủ thành phần điểm giao tiếp mạng bao gồm định tuyến, lõi thành phần liên kết mạng Trong đó, hoạt động hệ thống xem xét cách trực quan từ bên ngồi thơng qua giao diện đồ họa người dùng sử dụng Matlab Sử dụng công cụ thiết kế vi mạch Quartus Synopsys, đề tài đưa phân tích thiết kế cụ thể mặt tài nguyên phần cứng, tần số hoạt động công suất tiêu thụ TÀI LIỆU THAM KHẢO [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] Maurizio Palesi; etc., “Network-on-chip architectures and design methodologies,” Microprocessors and Microsystems, vol 35, iss 2, 2011 Manoj Singh Gaur, etc “Network-on-chip: Current issues and challenges,” 19th International Symposium on VLSI Design and Test, India, 2015 Ahmed Ben Achballah, etc “A Survey of Network-On-Chip Tools,” International Journal of Advanced Computer Science and Applications, vol 4, no 9, 2013 E Salminen, etc “Overview of bus-based system-on-chip interconnections,” IEEE International Symposium on Circuits and Systems Proceedings, USA, 2002 Manel Langar; etc “Design and implementation of an enhanced on chip mesh router,” IEEE 12th International Multi-Conference on Systems, Signals & Devices, Tunisia, 2015 S Swapna; etc “Design and analysis of five port router for network on chip,” Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics, India, 2012 Saad Mubeen; etc “Designing Efficient Source Routing for Mesh Topology Network on Chip Platforms”, 13th Euromicro Conference on Digital System Design: Architectures, Methods and Tools, France, 2010 Luca Benini; etc “Network-on-chip architectures and design methods”, IEE Proceedings - Computers and Digital Techniques, vol 152, iss 2, pp 261, 2005 Phạm Đăng Lâm, Phạm Văn Khoa, etc “Impact of structural design parameters on on-chip network latency,” Journal of Science and Technology, vol 4, no 4, 2014 Seyyed Amir Asghari, etc “Designing and implementation of a network on chip router based on handshaking communication mechanism,” 14th International CSI Computer Conference, Iran, 2009 Maurizio Palesi; etc “Routing Algorithms in Networks-on-chip,” Springer, 2013 Altera Introduction to the Quartus® II Software Altera: Version 10.0, 2010 Himanshu Bhatnagar, “Advanced Asic Chip Synthesis Using Synopsys Design Compiler Physical Compiler and PrimeTime,” Kluweracademic Publishers, 2002 Eli Lyons; etc “Full-custom design project for digital VLSI and IC design courses using synopsys generic 90nm CMOS library,” IEEE International Conference on Microelectronic Systems Education, USA, 2009 28 Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 (08/2021) Trường Đại Học Sư Phạm Kỹ Thuật TP Hồ Chí Minh [15] Sridhar Gangadharan; etc “Constraining Designs for Synthesis and Timing Analysis,” Spinger, 2013 Tác giả chịu trách nhiệm viết: TS Phạm Văn Khoa Trường Đại học Sư phạm Kỹ thuật Tp Hồ Chí Minh Email: khoapv@hcmute.edu.vn ... Công suất tiêu thụ gồm công suất tĩnh công suất động Phần đánh giá công suất thi? ??t kế số thực công cụ Design Compiler Synopsys [13] Công cụ nhận đầu vào mã mô tả phần cứng thi? ??t kế thư viện cơng... THỰC THI MƠ HÌNH MẠNG TRÊN CHIP Trên thực thế, q trình hoạt động, tình trạng truyền thơng mơ hình mạng chip khó giám sát từ bên ngồi Vì thế, đề tài cung cấp giao diện giao tiếp với hệ thống sử. .. diện đồ họa người dùng sử dụng Matlab Sử dụng công cụ thi? ??t kế vi mạch Quartus Synopsys, đề tài đưa phân tích thi? ??t kế cụ thể mặt tài nguyên phần cứng, tần số hoạt động công suất tiêu thụ TÀI