Trên nguyên tắc, trong quy trình thực hiện cập nhật hệ thống, ứng dụng nào có thể là lựa chọn không bắt buộc và không ảnh hưởng nhiều đến tính bảo mật và tốc độ của hệ thống thì được thực hiện trong phần mềm. Ngược lại sẽ được thực hiện trong phần cứng. Với các bộ mã hóa, xác thực, nén được luận án này xây dựng thành các lõi IP, việc kết hợp giữa phần cứng và phần mềm sẽ là giải pháp thật linh hoạt và dễ dàng thực hiện. Cuối cùng, việc thiết kế và thực hiện bảo mật bitstream cho các hệ thống nhúng cấu hình lại được từng phần dựa trên FPGA sẽ được quyết định bởi tài nguyên của hệ thống sẵn có và nhu cầu bảo mật của người sử dụng.
87
4.3 Kết luận chƣơng
Luận án này xây dựng và triển khai hệ thống thử nghiệm đối với một hệ thống nhúng cấu hình lại được từng phần dựa trên FPGA. Hệ thống đã thể hiện một mô hình hoàn chỉnh cho việc bảo mật bitstream của FPGA khi cập nhật từ xa qua mạng Internet.
Hệ thống của luận án này cho phép kết hợp linh hoạt các bộ mã hóa, xác thực và nén bitstream bằng phần cứng hoặc phần mềm nhúng. T y thuộc vào tài nguyên hệ thống và nhu cầu của người d ng mà có quyết định thích hợp để thực hiện việc bảo vệ bitstream hoặc hệ thống của mình một cách linh hoạt mà vẫn đạt được hiệu năng cao nhất có thể.
Mô hình thực hiện trên của luận án này chỉ dừng lại ở việc thực thi các thuật toán cho việc cấu hình lại từng phần dựa trên FPGA với một bộ vi xử lý nhúng. Việc nghiên cứu tiếp theo là thực hiện bài toán trên với các nền tảng nhúng với vi xử lý đa lõi, đa luồng.
88
Kết luận và hƣớng phát triển Đóng góp khoa học của luận án
Nội dung của luận án là một chủ đề xuyên suốt bắt đầu từ các khảo sát về bảo mật, tổng quan về lý thuyết, đề xuất giải pháp và xây dựng mô hình mẫu để đánh giá việc bảo mật bitstream của hệ thống nhúng cấu hình lại được từng phần dựa trên FPGA. Mô hình nghiên cứu và thực hiện như thể hiện trong Hình 5.1.
Hình 5.1 Mô hình nghiên cứu và thực hiện của luận án
Các nội dung được chỉ ra sau đây lần đầu tiên được đề xuất và thực hiện trong luận án này. Đây cũng chính là các đóng góp khoa học của luận án.
Đề xuất một Framework end-to-end cho việc cập nhật an toàn từ xa đối với hệ thống nhúng cấu hình lại được từng phần dựa trên FPGA.
Nội dung của đề xuất này được trình bày trong Chương 2 và đã công bố trong các bài báo hội nghị quốc tế ICCE 2012 và tạp chí quốc tế IJCDS số 3 năm 2014.
Xây dựng bộ giao thức đảm bảo an toàn và linh động khi cập nhật hệ thống nhúng cấu hình lại được từng phần dựa trên FPGA qua mạng Internet.
Nội dung của đóng góp này được trình bày trong Chương 2 và đã công bố trong các bài báo hội nghị quốc tế ICCAIS 2013, chuyên san Bưu chính Viễn thông, năm 2014 và tạp chí đại học Đà Nẵng, năm 2014.
Đề xuất giải pháp sử dụng linh hoạt các thuật toán bảo mật được xây dựng trong phần cứng và phần mềm, kết hợp với thuật toán nén bitstream để tăng tốc và giảm tài nguyên của các hệ thống nhúng cấu hình lại được từng phần khi thực hiện chức năng cập nhật từ xa.
89 Nội dung của đề xuất này được trình bày trong Chương 3 và đã công bố trong các bài báo hội nghị quốc tế ICBSBE 2012, ComManTel 2013, tập chí đại học Đà Nẵng số 12(61) năm 2012, tạp chí nghiên cứu Khoa học và công nghệ quân sự số 31, năm 2014 và tạp chí quốc tế AJESA, USA, số 2 năm 2014.
Hƣớng phát triển trong thời gian tới
Toàn bộ nội dung và các kết quả đạt được của luận án chỉ ra rằng nghiên cứu về bảo mật các hệ thống nhúng cấu hình lại được là rất cần thiết, khả thi và có nhiều ứng dụng tiềm năng. Hướng phát triển là triển khai thử nghiệm và thực hiện các phương pháp đã đề xuất trên hệ thống với các bộ vi xử lý đa lõi đa luồng, đây là xu hướng công nghệ vi xử lý đang và sẽ được áp dụng rộng rãi trong các hệ thống nhúng cấu hình lại được từng phần hiện nay và tương lai.
90
Danh mục các công trình khoa học đã công bố của luận án
Hội thảo quốc tế
1. Tran Thanh, Pham Ngoc Nam, Tran Hoang Vu, Nguyen Van Cuong, “A Framework for Secure Remote Updating of Bitstream on Runtime Reconfigurable Embedded
Platforms,” In Proceeding of the fourth International Conference on Communications
and Electronics (ICCE 2012), Hue, Vietnam, 2012. pp. 471-476.
2. Tran Thanh, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong, “A Novel Approach to Protect Intellectual Property Core of FPGA-Based Partially
Reconfigurable Systems,” The 2012 International Conference on BioSciences and
BioElectronics, Danang, Vietnam, 2012, pp. 42-45.
3. Tran Thanh, Vu Huu Tiep, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong,
“Secure Remote Updating of Bitstream in Partial Reconfigurable Embedded Systems
based on FPGA,” In Proceeding of The International Conference on Computing, (adsbygoogle = window.adsbygoogle || []).push({});
Management and Telecommunications (ComManTel 2013), Tp HCM, Vietnam, 2013,
pp. 225-229.
4. Tran Thanh, Tran Hoang Vu, Nguyen Van Cuong, Pham Ngoc Nam, “A Protocol for Secure Remote Update of Run-time Partially Reconfigurable Systems Based on FPGA,” The Second International Conference on Control, Automation and Information Sciences (ICCAIS 2013), Nha Trang, Vietnam, November, 2013, pp. 225- 229.
Tạp chí trong và ngoài nước
5. Tran Thanh, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong, “A Novel Approach to Protect Intellectual Property Core of FPGA-Based Partially
Reconfigurable Systems,” Journal of Science and Technology, The
University of Danang. Danang, Vietnam, Vol. 1, No. 12(61), pp 112-118, 2012. 6. Tran Thanh, Tran Hoang Vu, Nguyen Van Cuong, Pham Ngoc Nam, “Protecting
FPGA-based Partially Reconfigurable Embedded Systems and IP Cores from Remote
Update,” International Journal of Computing and Digital Systems (IJCDS), Vol.3, pp
21-27, University of Bahrain, January, 2014.
7. Tran Thanh, Tran Hoang Vu, Nguyen Duy Phuong, Do Son Tung, Cuong Nguyen- Van, Nguyen Van Cuong, Pham Ngoc Nam, “Enhance Performance in Implementing
the Security of Partially Reconfigurable Embedded Systems,” American Journal of
Embedded Systems and Applications (AJESA), Vol. 2(1), pp 1-5, USA, February, 2014.
8. Vu Huy The, Tran Thanh, Pham Ngoc Nam, Pham Ngoc Thang, “Nén Bitstream Sử
Dụng Run-Length Encoding Trên Nền Tảng Hệ Nhúng FPGA,” Tạp chí Nghiên cứu
91 9. Tran Thanh, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong, “A Secure Protocol to Exchange Security Key for Updating the Partially Reconfigurable
Embedded System,” Journal of Science and Technology, The University of Danang.
Danang, Vietnam, Vol. 1, No. 6(79), 2014.
10.Tran Thanh, Tran Hoang Vu, Pham Ngoc Nam, Nguyen Van Cuong, “Implementing the Secure Protocol for Exchanging the Symmetric Key of FPGA-based Embedded
Systems,” Journal on Informations Technologies and Communications, Vietnam
Ministry of Information and Communications, Vietnam, Vol. E-3, No. 7(11), October, 2014.
92
Tài liệu tham khảo
[1] M. Clive, FPGAs: Instant Access. Newnes, 2008, p. 217.
[2] M. J. S. Smith, Application Specific Integrated Circuits. Pearson Education, 1997, p. 1038.
[3] Xilinx Inc., “WP435(v1.0): Xilinx UltraScale : The Next-Generation Architecture for Your Next-Generation Architecture,” 2013.
[4] Xilinx Inc., “WP434(v1.0): Xilinx UltraScale Architecture for High-Performance , Smarter Systems,” 2013.
[5] D. McGrath, “Gartner Dataquest Analyst Gives ASIC, FPGA Markets Clean Bill of Health,” EE Times. 2005.
[6] GBI, “Field Programmable Gate Array (FPGA) Market to 2020 - Increasing Preference for FPGAs over Application Specific Integrated Circuits (ASICs) will Drive Demand,” Global Information, 2011. [Online]. Available:
http://www.giiresearch.com/report/gbi203754-field-programmable-gate-array-fpga- market-2020.html. (adsbygoogle = window.adsbygoogle || []).push({});
[7] M. Keating and P. Bricaud, Reuse Methodology Manual for System-on-a-Chip
Designs. Kluwer Academic Publishers, 2002, p. 312.
[8] Xilinx Inc., “Xilinx Design Reuse Methodology for ASIC and FPGA Designers,” 2006.
[9] T. Dewey, IP Reuse for FPGA Design, no. October. Mentor Graphics, 2002, pp. 1– 13.
[10] Xilinx Inc., “WP365(v1.2): Solving Today‟s Design Security Concerns,” 2012. [11] S. Drimer, “Volatile FPGA design security – a survey,” J. Eng. Comput. Lab. Univ.
Cambridge, Version 0.96, pp. 1–51, 2008.
[12] F. Durvaux, S. Kerckhof, F. Regazzoni, and F.-X. Standaert, “A Survey of Recent Results in FPGA Security and Intellectual Property Protection,” in Secure Smart
Embedded Devices, Platforms and Applications SE - 9, K. Markantonakis and K.
Mayes, Eds. Springer New York, 2014, pp. 201–224.
[13] R. Kastner and T. Huffmire, “Threats and Challenges in Reconfigurable Hardware Security,” in Proceedings of the International Conference on Engineering of
Reconfigurable Systems and Algorithms (ERSA ’08), 2008, pp. 334–345.
[14] Xilinx Inc., “WP365(v.10): Solving Today‟s Design Security Concerns,” 2010. [15] A. S. D. Ci, “DoD Instruction 8500.2, February 6, 2003,” no. 8500, pp. 1–102,
2003.
[16] NIST., “FIPS 180-4: Secure Hash Standard (SHS),” 2012.
[17] NIST., “FIPS 197: Advanced Encryption Standard (AES),” 2001. [18] NIST., “FIPS 46-3: Data Encryption Standard (DES),” 2009. [19] NIST., “FIPS 186-3: Digital Signature Standard (DSS),” 2009.
[20] W. Stallings, Cryptography And Network Security: Principles and Practices, 5th ed. Prentice Hall, 2006.
93 [21] NIST., “FIPS 180-1: The Keyed-Hash Message Authentication Code,” no. July,
2008.
[22] B. Badrignans, R. Elbaz, and L. Torres, “Secure FPGA configuration architecture preventing system downgrade,” F. Program. Log. Appl. 2008. FPL 2008. Int. Conf., pp. 317–322, 2008.
[23] S. Drimer, “A protocol for secure remote updates of FPGA configurations,” Lect.
Notes Comput. Sci., vol. 5453, pp. 50–61, 2009.
[24] T. Wollinger, J. Guajardo, and C. Paar, “Security on FPGAs: State-of-the-art
Implementations and Attacks,” ACM Trans. Embed. Comput. Syst., vol. 3, no. 3, pp. 534–574, Aug. 2004.
[25] S. Ravi, A. Raghunathan, and P. Kocher, “Security in Embedded Systems : Design Challenges,” ACM Trans. Embed. Comput. Syst., vol. 3, no. 3, pp. 461–491, 2004. [26] L. Yuan, G. Qu, L. Ghout, and A. Bouridane, “VLSI Design IP Protection:
Solutions, New Challenges, and Opportunities,” First NASA/ESA Conf. Adapt.
Hardw. Syst., pp. 469–476, 2006.
[27] W. Liang, D. Zhang, Z. You, W. Li, and H. Osama, “A Survey of Techniques for VLSI IP Protection,” Inf. Technol. J., vol. 12, no. 12, pp. 2324–2331, 2013. [28] T. Kean, “Secure Configuration of Field Programmable Gate Arrays,” in
Proceedings of the 11th International Conference on Field-Programmable Logic and Applications, 2001, pp. 142–151.
[29] L. Bossuet, G. Gogniat, and W. Burleson, “Dynamically Configurable Security for SRAM FPGA Bitstreams,” in Proceedings of the 18th International Parallel and
Distributed Processing Symposium (IPDPS’04), 2004, vol. 00, no. C, pp. 146–154. (adsbygoogle = window.adsbygoogle || []).push({});
[30] Y. Hori, T. Katashita, H. Sakane, and K. Toda, “Bitstream Protection in Dynamic Partial Reconfiguration Systems,” IEICE Trans. Inf. Syst., vol. E96-D, no. 11, pp. 2333–2343, 2013.
[31] G. Gogniat, T. Wolf, and W. Burleson, “Reconfigurable Security Support for Embedded Systems,” in Proceedings of the 39th Annual Hawaii International
Conference on System Sciences (HICSS’06), 2006, p. 250a–250a.
[32] T. Kean, “Cryptographic rights management of FPGA intellectual property cores,” in Proceedings of the 2002 ACM/SIGDA tenth international symposium on Field-
programmable gate arrays - FPGA ’02, 2002, pp. 113–118.
[33] J. P. Acle, M. S. Reorda, and M. Violante, “Implementing a safe embedded computing system in SRAM-based FPGAs using IP cores: A case study based on the Altera NIOS-II soft processor,” 2011 IEEE Second Lat. Am. Symp. Circuits
Syst., pp. 1–5, 2011.
[34] R. Maes, D. Schellekens, and I. Verbauwhede, “A Pay-per-Use Licensing Scheme for Hardware IP Cores in Recent SRAM-Based FPGAs,” IEEE Transactions on
Information Forensics and Security, vol. 7, no. 1. pp. 98–108, 2012.
[35] N. C. N. Couture and K. B. K. K. B. Kent, “Periodic licensing of FPGA based intellectual property,” in 2006 IEEE International Conference on Field
94 [36] W. Adi, R. Ernst, S. Bassel, and A. Hanoun, “VLSI design exchange with
intellectual property protection in FPGA environment using both secret and public- key cryptography,” Emerg. VLSI …, vol. 00, pp. 24–32, 2006.
[37] T. Guneysu, B. Moller, and C. Paar, “Dynamic Intellectual Property Protection for Reconfigurable Devices,” 2007 Int. Conf. Field-Programmable Technol., 2007. [38] J. Castillo, P. Huerta, and J. I. Martínez, “Secure IP downloading for SRAM
FPGAs,” Microprocess. Microsyst., vol. 31, no. 2, pp. 77–86, 2007. [39] K. Kepa, F. Morgan, and K. Kosciuszkiewicz, “IP protection in partially
reconfigurable FPGAs,” in Field Programmable Logic and Applications, 2009. FPL
2009. International Conference on, 2009, pp. 403–409.
[40] K. Kepa, F. Morgan, K. Kosciuszkiewicz, and T. Surmacz, “SeReCon: A Secure Dynamic Partial Reconfiguration Controller,” 2008 IEEE Comput. Soc. Annu. Symp.
VLSI, pp. 292–297, 2008.
[41] F. Devic, L. Torres, and B. Badrignans, “Secure Protocol Implementation for Remote Bitstream Update Preventing Replay Attacks on FPGA,” in 2010
International Conference on Field Programmable Logic and Applications, 2010, pp.
179–182.
[42] A. Braeken, J. Genoe, S. Kubera, N. Mentens, A. Touhafi, I. Verbauwhede, Y. Verbelen, J. Vliegen, and K. Wouters, “Secure remote reconfiguration of an FPGA- based embedded system,” in 6th International Workshop on Reconfigurable
Communication-Centric Systems-on-Chip (ReCoSoC), 2011, pp. 1–6.
[43] A. K. Jain, L. Yuan, P. R. Pari, and G. Qu, “Zero overhead watermarking technique for FPGA designs,” in Proceedings of the 13th ACM Great Lakes Symposium on
VLSI - GLSVLSI ’03, 2003, pp. 147–152.
[44] J. Zhang, Y. Lin, Q. Wu, and W. Che, “Watermarking FPGA Bitfile for Intellectual Property Protection,” Radioengineering, pp. 764–771, 2012.
[45] L. G. Bertrand and L. Bossuet, “Automatic low-cost IP watermarking technique based on output mark insertions,” Des. Autom. Embed. Syst., vol. 16, no. 2, pp. 71– 92, May 2012.
[46] NIST., “SP800-12: An Introduction to Computer Security,” 1995.
[47] R. L. Rivest, “The RC5 Encryption Algorithm,” in Proceedings of the Second
International Workshop on Fast Software Encryption (FSE) 1994, 1994, pp. 86–96. (adsbygoogle = window.adsbygoogle || []).push({});
[48] B. Schneier, “Description of a new variable-length key, 64-bit block cipher
(Blowfish),” in Fast Software Encryption SE - 24, R. Anderson, Ed. Springer Berlin Heidelberg, 1994, pp. 191–204.
[49] R. L. Rivest, A. Shamir, and L. Adleman, “A method for obtaining digital signatures and public-key cryptosystems,” Commun. ACM, vol. 21, no. 2, pp. 120–126, 1978. [50] R. L. Rivest, “RFC 1321: The MD5 Message-Digest Algorithm,” MIT Laboratory
for Computer Science and RSA Data Security, Inc., 1992. [Online]. Available:
http://www.rfc-editor.org/rfc/rfc1321.txt.
[51] H. W. H. Wang, B. S. B. Sheng, C. C. Tan, and Q. L. Q. Li, “Comparing Symmetric-key and Public-key Based Security Schemes in Sensor Networks: A Case Study of User Access Control,” in 2008 The 28th International Conference on
95 [52] Y. Kumar, R. Munjal, and H. Sharma, “Comparison of Symmetric and Asymmetric
Cryptography with Existing Vulnerabilities and Countermeasures,” Int. J. Comput.
Sci. Manag. Stud., vol. 11, no. 03, pp. 60–63, 2011.
[53] C. K. Gary, “An Overview of Cryptography,” 2014. [Online]. Available: http://www.garykessler.net/library/crypto.html.
[54] M. Whitman and H. Mattord, Principles of Information Security, 4th ed. Course Technology, 2012.
[55] A. Bogdanov, D. Khovratovich, and C. Rechberger, “Biclique Cryptanalysis of the Full AES,” Lect. Notes Comput. Sci., vol. 7073, pp. 344–371, 2011.
[56] H. Lynn, “National Policy on the Use of the Advanced Encryption Standard (AES) to Protect National Security Systems and National Security Information,” Retrieved
2011-02-15., 2003. [Online]. Available:
http://csrc.nist.gov/groups/ST/toolkit/documents/aes/CNSS15FS.pdf.
[57] R. Kefa, “Implementing Secure RSA Cryptosystens Using Your Own Cryptographic JCE Provider,” J. Aplpied Sci., vol. 6, no. 3, pp. 482–510, 2006.
[58] B. Kaliski, “RFC 1319: The MD2 Message-Digest Algorithm,” Network Working
Group, RSA Laboratories, 1992. [Online]. Available:
http://www.ietf.org/rfc/rfc1319.txt.
[59] R. L. Rivest, “RFC 1320: The MD4 Message-Digest Algorithm,” MIT Laboratory
for Computer Science and RSA Data Security, Inc., 1992. [Online]. Available:
http://www.rfc-editor.org/rfc/rfc1320.txt.
[60] H. Dobbertin, “Cryptanalysis of MD5 Compress,” in presented at the rump session
of Eurocrypt’96, 1996, pp. 5–6.
[61] NIST., “FIPS 180-1: Secure Hash Standard,” 1995.
[62] M. Stevens, “New Collision Attacks on SHA-1 Based on Optimal Joint Local- Collision Analysis,” in Advances in Cryptology – EUROCRYPT 2013 SE - 15, vol. 7881, T. Johansson and P. Nguyen, Eds. Springer Berlin Heidelberg, 2013, pp. 245– 261.
[63] X. Wang, Y. Yin, and H. Yu, “Finding Collisions in the Full SHA-1,” in Advances
in Cryptology – CRYPTO 2005 SE - 2, vol. 3621, V. Shoup, Ed. Springer Berlin
Heidelberg, 2005, pp. 17–36.
[64] E. Thompson, “MD5 Collisions and the Impact on Computer Forensics,” Digit. (adsbygoogle = window.adsbygoogle || []).push({});
Investig., vol. 2, no. 1, pp. 36–40, Feb. 2005.
[65] X. Wang, D. Feng, X. Lai, and H. Yu, “Collisions for Hash Functions MD4, MD5, HAVAL-128 and RIPEMD,” in IACR Eprint archive, vol. 5, 2004, pp. 5–8.
[66] J. Song, R. Poovendran, J. Lee, and I. T., “RFC 4493: The AES-CMAC Algorithm,”
Network Working Group, 2006. [Online]. Available:
http://tools.ietf.org/html/rfc4493.
[67] H. Krawczyk, M. Bellare, and R. Canetti, “RFC 2104: HMAC: Keyed-Hashing for Message Authentication,” Network Working Group, 1997. [Online]. Available: http://tools.ietf.org/html/rfc2104.
[68] D. L. Perry, VHDL : Programming by Example, vol. 452. McGraw-Hill, 2002, p. 476.
96 [69] V. Pedroni, Circuit Design with VHDL. MIT Press, 2004, p. 376.
[70] P. Pong, FPGA prototyping by vhdl examples. A Jonh Wiley & Sons, Inc., Publication, 2008, p. 457.
[71] P. Pong, FPGA prototyping by verilog examples. A Jonh Wiley & Sons, Inc., Publication, 2008, p. 521.
[72] S. M. Trimberger, D. McCarty, and T. Whitney, Field-programmable gate array
technology. Springer Science+Business Media, LLC, 1994, p. 270.
[73] U. Farooq, Z. Marrakchi, and H. Mehrez, “FPGA Architectures: An Overview,” in
Tree-based Heterogeneous FPGA Architectures, New York, NY: Springer New
York, 2012, pp. 7–48.
[74] Xilinx, “UG190(V5.4): Virtex-5 FPGA User Guide,” 2012. [Online]. Available: http://www.xilinx.com/support/documentation/user_guides/ug190.pdf.
[75] Altera, “Stratix III Device Handbook , Volume 1 (V2.2),” 2011. [Online]. Available: http://www.altera.com/literature/hb/stx3/stratix3_handbook.pdf.
[76] Microsemi Corporation, “ProASIC3 Flash Family FPGAs with Optional Soft ARM Support,” 2013. [Online]. Available: http://www.actel.com/documents/PA3_DS.pdf. [77] Microsemi Corporation, “Axcelerator Family FPGAs,” 2012. [Online]. Available:
http://www.actel.com/documents/AX_DS.pdf.
[78] I. Kuon, R. Tessier, and J. Rose, “FPGA Architecture: Survey and Challenges,”