Thuật tốn Thơng lượng
AES-256 13.8 Mbps
SHA-512 30 Mbps
Từ phân tích trên, giải pháp mà luận án này đề xuất là thực hiện các bộ mã hóa AES- 512 và bộ xác thực SHA-512 trong khu vực cấu hình lại được từng phần sẽ giải quyết được hai vấn đề sau:
- Tiết kiệm tài nguyên hệ thống bằng cách giải phóng các bộ mã hóa và xác thực khi khơng cần d ng đến. Đối với hệ thống sử dụng FPGA chi phí thấp như FPGA Spartan- 6 LX45 thì tài ngun slice sẽ giải phóng lên đến 31,43% tài nguyên của cả FPGA. - Nâng cao hiệu năng và tính an tồn của hệ thống so với việc thực hiện bằng phần
mềm. Căn cứ vào số liệu trong Bảng 4.3 và Bảng 4.5, thông lượng của AES-256 sẽ tăng lên gấp khoảng 220 lần và thông lượng của SHA-512 sẽ tăng lên gấp khoảng 222 lần.
86 Luận án này cũng tiến hành thực hiện bằng phần cứng trên FPGA ML605 Virtex-6 XC6VLX240T và kết quả đạt được như thể hiện trong Bảng 4.6 và Bảng 4.7. Kết quả này cho ta thấy, các bộ mã hóa và xác thực chiếm một phần rất nhỏ trong tổng số tài nguyên của FPGA Virtex-6 của Xilinx, trong lúc đó tốc độ thực hiện cũng nhanh hơn rất nhiều. Ngun nhân chính để có được kế quả này là tài nguyên sẵn có và tốc độ của các FPGA Virtex-6 cao hơn nhiều so với FPGA Spartan-6.
Bảng 4.6 Sử dụng tài nguyên phần cứng của AES-256 và SHA-512 (Xilinx Virtex-6)
Lõi IP
Tài nguyên sử dụng
Registers LUTs Slice
AES-256 3.096 (1,02%) 3.751 (2,38%) 1.293 (3,43%)
SHA-512 2.246 (0,74%) 2.299 (1,46%) 848 (2,25%)