Quy trình xây dựng và thiết kế hệ thống cấu hình từng phần dựa trên FPGA của Xilinx được thực hiện nhờ công cụ PlanAhead [109] mà hãng cung cấp kèm theo trong bộ cơng cụ ISE như được trình bày trong Hình 4.8:
Trong đó
- ngc: là các tập tin dữ liệu *.ngc ở dạng netlist chứa các mơ-đun chức năng sau q trình tổng hợp của các cơng cụ thiết kế như ISE, XPS của Xilinx.
- ucf: là các tập tin dữ liệu *.ucf chứa thông tin ràng buộc và gán chân cho các khối trong hệ thống.
- elf: là các tập tin ảnh *.elf chứa các chương trình phần mềm nhúng chạy trên vi xử lý nhúng. *elf được sinh ra sau q trình biên dịch từ bộ cơng cụ SDK.
- Full bitstream: là tập tin *.bit, đây là tập tin cấu hình đầy đủ cho FPGA trong hệ thống cấu hình lại được từng phần.
- Partial bitstream: là tập tin *.bit, là tập tin từng phần, đại diện cho một mơ-đun từng phần có thể cấu hình lại được.
Các bước thực hiện cấu hình lại từng phần FPGA:
- Các tập tin *.ngc, *.ucf và *.elf được đưa vào PlanAhead để xác định vị trí các module (Floor) trên FPGA đâu là phần tài nguyên mà các mô-đun từng phần sẽ được cấu hình lên đó.
- Sau đó, PlanAhead sẽ thực hiện hai q trình Implement và Timing để tạo ra các tập tin “Bitstream đầy đủ” d ng cho việc cấu hình tồn bộ FPGA và các tập tin “Bitstream từng phần” d ng để cấu hình cho các khu vực cấu hình lại được từng phần.
83
Giao diện chương trình quản lý cập nhật từng phần